近接場結合を用いた3D集積、電力効率の1桁改善を：慶応大の黒田忠広氏が語る（2/2 ページ）

電力効率の改善なくして、性能改善なし。 慶応義塾大学の理工学部電子工学科で教授を務める黒田忠広氏は、講演内でこう語る。電力効率の改善には新しいトランジスタ構造などの導入が検討されているが、黒田氏が提案するのは「近接場結合」による3D集積技術である。

[庄司智昭，EE Times Japan]

積層メモリを革新するTCIとHDSV

　黒田氏が電力効率の改善へ提案するのは、チップやモジュールの接続をTSVやコネクターなどの機械式から、電子式の「近接場結合」による3D集積へと変えることだ。「Suica」など電子マネーに用いられている近接場は、移動通信などに用いられる遠方場と比較して、少し距離が離れると急激にエネルギーが減衰するため通信距離が短い。しかし、あまり飛ばないために混信せず、見えない配線があるかのように対象へ届く特長を持つ。

　黒田氏らの研究グループは、科学技術振興機構（JST）の戦略的創造研究推進事業（CREST）の助成を受けて、近接場結合を用いた集積技術の開発を行ってきた。それが「TCI：ThruChip Interface」と「TLC：Transmission Line Coupler」となる。

「TCI」と「HDSV」の概要 （クリックで拡大） 提供：黒田忠広氏

　TCIは、磁界結合を用いた積層チップ間通信である。黒田氏は「磁界は、配線や基板があったとしても、チップの中をきれいにすり抜ける」と語る。TCIはウエハー工程の中で、標準CMOSチップの多層配線を巻くだけのため、追加のプロセスが必要なTSV（シリコン貫通ビア）と比べてコストメリットが高い。設置場所にも制約がなく、転送速度もTSVの2倍以上とする512Gバイト/秒、通信電力も低いとメリットを強調する。

　黒田氏は「電源はどうするのかと聞かれるが、貫通電源をインプラで低コストに作る『HDSV：Highly Doped Silicon Via』の実現性を検証している」と語る。公式Webサイトによると、HDSVでは高濃度で深い不純物ウェルを用いて積層チップに給電する。シリコン基板を十分に薄くすると、不純物ウェルが高濃度のまま裏面に到達するため、裏面側のチップとオーミック接合ができるという。「TCIとHDSVを組み合わせることで、メモリが容易に積層可能となり、電力の大幅な削減が期待できる」（黒田氏）

従来の製造方法による積層メモリと、「TCI」と「HDSV」を用いた積層メモリの性能比較。大幅に薄型化できるだけでなく、NAND型フラッシュメモリの場合は1ビット当たりのI／Oエネルギーは400分の1以下、DRAMの場合は10分の1以下と大幅な電力削減が期待できるという （クリックで拡大） 提供：黒田忠広氏

電力効率の1桁改善を目指す

　TLCとは、電磁界結合を用いた非接触のコネクターとなる。隣接した並行する信号の影響で発生するクロストークノイズを活用することで、非接触のコネクターを実現。伝送速度は、最大12Gビット/秒を超えるという。通信距離の増加や、インピーダンスの整合が取れるため広帯域であるといった特長を持つ。非接触にしたことで、防水や防じんなどの耐性も強くなり、「ディペンダビリティを損なわない」と黒田氏は語る。

「TLC」の概要と、その検証結果 （クリックで拡大） 出典：黒田忠広氏

　黒田氏は、最後に「電力効率の改善なくして、性能の改善はない。そのためには、低電圧化と低容量化が求められる。最先端の研究では、低リークなデバイスとディペンダブルな回路システムで0.3Vを目指している。加えて、今回紹介したTCIとTLCを用いたチップとモジュールの3D集積により、電力効率の1桁改善を目指す」とまとめた。