高性能コンピューティング向けの2.nD（2.n次元）パッケージング技術：福田昭のデバイス通信（105） TSMCが解説する最先端パッケージング技術（4）（2/2 ページ）

2012年ごろから、主に高性能コンピューティング（HPC）分野では「CoWoS（Chip on Wafer on Substrate）」の製品化が進んだ。その最大の特長であるシリコンインターポーザは優れた技術なのだが、コストが高いのが難点だった。そのため、CoWosの低コスト版ともいえる2.nD（2.n次元）のパッケージング技術の提案が相次いだ。

[福田昭，EE Times Japan]

シリコンインターポーザなしではパッケージが反ってしまう

　結論から先に言ってしまうと、数々の試みが現れたにもかかわらず、これまで（2016年後半まで）にシリコンインターポーザ技術、言い換えるとCoWoS技術を置き換えるようなパッケージング技術は、高性能コンピューティング分野では登場していない。ロジックダイとロジックダイを高密度に並べたり、ロジックダイとDRAMモジュール「HBM（High Bandwidth Memory）」を高密度に並べたりする最先端パッケージは、依然としてシリコンインターポーザを必要としている。

　シリコンインターポーザを省くことの弱点は、信頼性と製造歩留まりの低下にある。シリコンの中間基板はパッケージの反りを抑える働きをする。ところが、柔らかでシリコンダイと熱膨張係数の異なる樹脂製のインターポーザでは、反りを抑えることが難しい。インターポーザそのものを省くとなると、さらに厳しい。高性能コンピューティング分野が要求する信頼性を確保することは困難だった。

　なお、最大手の半導体メーカーでファウンドリー事業に力を入れているIntelは、小さなシリコンダイを高密度配線に活用したパッケージング技術「EMIB（Embedded Multi-die Interconnect Bridge）」を開発してきた。自社の高性能マイクロプロセッサに採用するとともに、ファウンドリー事業の一環としてEMIB技術のパッケージングを顧客に提供することを表明している。ただし、今後、EMIB技術がどの程度まで普及するのかは、まだ分からない。

（次回に続く）

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