高密度化と大容量化の限界はまだ見えない：福田昭のストレージ通信（129） 3D NANDのスケーリング（15）（2/2 ページ）

「3D NANDのスケーリング」シリーズの最終回となる今回。前半では、3D NANDフラッシュのメモリセルアレイ以外の部分でシリコンダイ面積を削減する手法を解説し、後半では、3D NANDフラッシュの高密度化と大容量化を支える技術のロードマップを紹介する。

[福田昭，EE Times Japan]

2021年にはペア薄膜の積層数は140ペアを突破

　まとめとして、本シリーズの前々回と前回で述べた、3D NANDフラッシュの高密度化と大容量化の手法（スケーリング手法）を、過去から将来まで展望する。時間の範囲は2015年〜2021年である。

3D NANDフラッシュの高密度化と大容量化の手法（スケーリング手法）を2015年から2021年まで展望したもの。上はセルの積層数や寸法、要素技術などのロードマップ。下はスケーリング手法。出典：Applied Materials（クリックで拡大）

　基本的なスケーリング手法は「ペア薄膜のペア数を増やす（More Pairs）」ことだ。2015年には32/36ペアだったのが、2017年には2倍の64/72ペアとなった。2018年は90ペアを超えつつある。そして将来、2020年には120ペアを超え、さらに2021年には140ペアを超えるようになると予測する。

　ペア数の増加によってメモリスタック全体の高さは徐々に増大していく。2015年にはおよそ2.5μmだったのが、2018年には2倍強のおよそ5.5μmとなった。メモリホールのアスペクト比が増加することによる製造の難しさを緩和するために、64/72ペアからは「マルチティア（Multi-Tiers）」を導入した。

　さらに、ペア薄膜の厚みを少しずつ薄くする「バーティカル・スケーリング（Vertical Scaling）」が実施されてきた。ペア薄膜の厚みは2015年にはおよそ70nmだったのが、2018年にはおよそ55nmにまで縮まっている。ただし、これ以上はあまり薄くしにくい。50nm〜45nmが限界とみられる。

　ちなみに2021年に達成すると予測された140ペアというペア数は、限界ではない。既にフラッシュメモリ業界では、500ペアという途方もない数が2018年の夏には議論され始めた。64ペア〜96ペアで、シリコンダイ当たりの記憶容量は1Tbitに達している。すると500ペアは、シリコンダイ当たりでは単純計算で5Tbit強になる。3D NANDフラッシュの高密度化と大容量化の限界は、まだ見えていない。

（「3D NANDのスケーリング」は今回で完結となります。ご愛読をありがとうございました）

（福田昭のストレージ通信130回はこちら）

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