部品内蔵基板の組み立て技術：福田昭のデバイス通信（219） 2019年度版実装技術ロードマップ（30）（3/3 ページ）

今回は、部品内蔵基板の組み立て工程を紹介する。半導体チップをフェースダウン（回路面を下にした状態）で基板に搭載する技術、フェースアップ（回路面を上にした状態）で基板に搭載する技術、微細な配線を形成できる技術の3つについて解説したい。

[福田昭，EE Times Japan]

微細配線を形成可能な部品内蔵基板

　最後は、微細な配線を形成可能な部品内蔵基板の組み立て技術を紹介する。完成ウエハーの回路面にCuバンプを形成し、ウエハーの裏面を研削し、シリコンダイを切り出す。シリコンダイ搭載用のキャビティー（空洞）を形成済みのガラスエポキシ基板（ガラエポ基板）の底面にシリコンダイ保護層を貼る。続いてシリコンダイをフェースダウンでガラエポ基板のキャビティー内に仮配置し、シリコンダイとガラエポ基板のすき間を誘電体材料で埋める。シリコンダイの裏面側に支持基板（ガラス基板など）を貼り付け、表面側の保護層を剥がす。

部品内蔵基板の組み立て工程の例（3）。微細な再配線層を形成できる。出典：JEITA（クリックで拡大）

　それからチップファーストの微細配線FO-WLP（組み立て技術のイメージ図）の組み立て工程と同様に、再配線層を形成する。再配線層の形成が完了したら、支持基板を剥離し、はんだボールを搭載する。最後に個別のパッケージあるいはモジュールとしてガラエポ基板を個別に切り分ける。再配線層の線幅／間隔は2μm〜5μm／2μm〜5μmと狭い。ただしガラエポ基板は寸法が例えば500mm×400mmとシリコンウエハーの直径300mmよりも大きいので、反りを抑える対策が必須である。

（次回に続く）

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