5G Open RAN向けのアクセラレーターカード Xilinx:低コスト化と省電力化を実現
Xilinxは2020年9月15日(米国時間)、5G(第5世代移動通信)で注目されているオープン無線アクセスネットワーク(Open RAN)向けにテレコムアクセラレーターカード「T1」を発表した。
Xilinxは2020年9月15日(米国時間)、5G(第5世代移動通信)で注目されているオープン無線アクセスネットワーク(Open RAN)向けにテレコムアクセラレーターカード「T1」を発表した。Open RANの分散型ユニット(DU)や仮想ベースバンドユニット(vBBU)で使用する製品で、フロントホール終端の機能と、L1の負荷を下げる機能(L1オフロード機能)を高速化する。これによって、DUやvBBU内のプロセッサのコア数を削減できるので、システム全体の低コスト化、低消費電力化につながる。既に量産出荷を開始している。
Open RANへの関心が高まる
XilinxがT1を開発した背景には、Open RANに対応した5G向け通信機器への需要の高まりがある。Xilinxのワイヤードおよびワイヤレスグループで製品計画およびマーケティング担当ディレクターを務めるMike Wissolik氏は、「Xilinxはこれまでも5G向けに多くの製品を市場に投入しているが、2019年の終わりから2020年の初めにかけて、Open RAN向けの製品はあるかと尋ねられることが多くなった」と語る。5Gは、自動車やVR(仮想現実)、ゲームといった新しいアプリケーションでの活用が期待されているが、こうしたアプリケーションでは、通信機器が特定のベンダーに固定されているとソフトウェアの実装や運用が難しい。「ベンダーによる制約を懸念して、Open RANへの関心が高まっていると考えられる」(Wissolik氏)
T1は、フロントホールFPGAとL1ベースバンドFPGAをPCI Express(PCIe)フォームファクタカードに搭載。前者にはXilinxの「UltraScale+」を、後者には「RFSoC」を用いており、どちらも5G市場では既に実績があるチップだ。
T1は、Open RANに準拠したフロントホール終端と、L1のLDPC-FEC(低密度パリティ検査 前方誤り訂正)に関わる処理を重点的に行うことで、BBU内のCPUの負荷をオフロードする。
Wissolik氏によれば、フロントホール終端とL1のLDPC-FECについては、処理を高速化してほしいという要望が多いという。「特にLDPC-FECは非常に複雑な処理が必要で、従来のBBUに搭載されている汎用CPUでは効率よく処理することが難しい。T1に搭載したRFSoCは、SD-FEC(Soft Decision FEC)と呼ばれる誤り訂正のIP(Intellectual Property)ブロックを内蔵しており、これによってLDPC-FEC関連の演算を高速かつ低消費電力で行える」(同氏)
具体的には、フロントホールFPGAでは、Open RANに準拠したDUの機能において、エンコード、デコード、レートマッチング、データ誤り訂正方式であるHARQ(Hybrid ARQ)などの機能をCPUからオフロードする。一方のL1ベースバンドFPGAでは、レイヤーマッピングやPTPの時刻同期といった機能をCPUからオフロードする。
これにより、T1を挿入したサーバと、挿入していないサーバを比較した場合、エンコードスループットは最大45倍、デコードスループットは最大23倍に向上する。「Intelの『FlexRAN』を使用したDellの『PowerEdge R740』サーバで比較した際、エンコードのスループットが0.718Gbpsから17.7Gbpsに、デコードのスループットは0.183Gbpsから7.8Gbpsに向上。レイテンシも、エンコードでは45マイクロ秒から14.15マイクロ秒に、デコードでは62.7マイクロ秒から16.21マイクロ秒と、大幅に短縮された」(Wissolik氏)
つまり、コア数の多いCPUを使う必要がなくなるので、コストと消費電力の大幅な削減につながる。
T1では、拡張性も確保されている。「サーバ1台につきT1カード1枚」ではなく、通信タワーの数が増えた際はT1をサーバに追加すればよい。
XilinxはOpen RANフロントホールおよび5G L1の両方のリファレンスデザインを含めたターンキーソリューションの他、事前検証済みのソフトウェアも用意している。
Wissolik氏は「Open RANは、Xilinxに大きなビジネスチャンスをもたらす市場だ」と語った。
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