高層化の継続で、製造コストを爆下げする3D NANDフラッシュ：福田昭のストレージ通信（177） アナリストが語る不揮発性メモリの最新動向（4）（2/2 ページ）

今回からは、半導体メモリのアナリストであるMark Webb氏の「Flash Memory Technologies and Costs Through 2025（フラッシュメモリの技術とコストを2025年まで展望する）」と題する講演の概要をご紹介する。

[福田昭，EE Times Japan]

96層の3D NAND技術で512Gビットの大容量シリコンを量産中

　Mark Webb氏は始めに、3D NANDフラッシュメモリ（以降は「3D NANDフラッシュ」と表記）の技術動向と大手ベンダー各社の動向を説明した。3D NANDフラッシュの製造技術は、メモリセル（およびワード線）の積層数によって世代を表現することが多い。過去には24層、32層、48層、64層といった積層数の3D NANDフラッシュが開発され、量産されてきた。

　現在（2020年11月の講演時点）の量産世代は、96層（96L）が最先端の世代である。ビット換算で生産数量の50％以上を占める。シリコンダイ当たりの記憶容量は512Gビットが主流で、256Gビットのダイも大手ベンダーは製造している。技術的には1Tビット以上も狙える。

　次世代は積層数を128層（128L）に高層化する。112層〜144層の3D NANDフラッシュがこの世代に含まれる。既に商業生産が始まっている。2020年第4四半期時点における生産数量はビット換算でNANDフラッシュ全体の15％未満にとどまる。

　次々世代は176層（176L）である。おおよそ160層〜192層の3D NANDフラッシュがこの世代に含まれる。大手ベンダーが開発を完了しつつある世代だ。

　さらに次の世代は、256層（256L）になるとみられる。技術的には十分に可能であり、大手ベンダーの全てが近い将来に技術開発を完了させるだろう。

　96層（96L）以降の高層化は、シリコンダイの大容量化を意味しない。この点は重要である。高層化は、記憶容量当たりのコスト削減に使われる。記憶容量が512Gビットから1Tビットのシリコンダイを、高層化によってどんどん小さくしていく。

3D NANDフラッシュの製造技術世代。出典：FMS 2020の講演FMS 2020の講演「Flash Memory Technologies and Costs Through 2025」の配布資料（クリックで拡大）

大手ベンダー各社は128層の次世代品を製造へ

　大手ベンダー各社は128層（128L）の3D NAND技術による次世代品の生産を立ち上げつつある。Samsung Electronicsは128層世代もシングルスタック（シングルティアー）で製造する。周辺回路とメモリセルアレイを積層する技術は採用しない。既に出荷を始めている。

　SK hynixは生産を128層品へと移行しつつある。メモリセルアレイはダブルスタック（2ティアー）を採用しており、周辺回路とメモリセルアレイを積層する技術（CUA：CMOS Under Array）を併用する。

　Western Digital（WD）とキオクシアの連合チームは、112層品の製造を始めている。メモリセルアレイはダブルスタックである。CUAは採用している可能性が高い。

　Micron Technologyは128層世代からチャージトラップ（電荷捕獲）方式のメモリセルを採用した。ダブルスタックとCUAを駆使する。128層世代の生産は限定的なものになるとみられる。

　Intelは従来と同様にフローティングゲート（浮遊ゲート）方式のメモリセルで高層化を継続する。CUAの144層品で製造を立ち上げる。スタック数（ティアー数）は3つになっている可能性がある。

3D NANDフラッシュ大手ベンダーの動向。出典：FMS 2020の講演「Flash Memory Technologies and Costs Through 2025」の配布資料（クリックで拡大）

（次回に続く）

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