フィンFET(FinFET)の次に来るトランジスタ技術:福田昭のデバイス通信(303) imecが語る3nm以降のCMOS技術(6)(2/2 ページ)
今回からは「FinFETの次に来るトランジスタ技術(ナノシートFETとフォークシートFET)」の講演部分を報告していく。
垂直なフィンを真横に倒したナノシートFET
解決策として考えられているのが、FinFETのフィンを真横に倒したようなチャンネル構造(ナノシート構造)のトランジスタである。「ナノシート(Nanosheet)FET」「ナノリボン(Nanoribbon)FET」と呼ばれる。ナノシート構造の優れた点は、フィン構造がフィンの側面2つと頂点1つの合計3つのゲート(トライゲート)で構成されているのに対し、ナノシート構造では上面2つと側面2つの合計4つのゲート(ゲートオールアラウンド)で構成されていることだ。短チャンネル効果が抑えられるともに、チャンネル幅が広がるので、電流駆動能力が向上する。
さらに、ナノシート構造ではフィン構造に比べるとトランジスタの性能ばらつきが小さい。ナノシート構造は薄いシートの厚みがトランジスタの電流駆動能力を左右する。半導体製造プロセスでは、厚み(垂直方向の寸法)は原子層単位で制御できる。ところがフィン構造は、垂直なフィンの厚みがトランジスタの電流駆動能力を左右する。フィンの厚み(横方向の寸法)はリソグラフィによって加工するので、加工寸法のばらつきを一定値(原子層よりもずっと長い距離)以下にできない。
FinFETからナノシート(Nanosheet)FETへの転換とナノシートFETの利点。出典:imec(IEDM2020のチュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials」の配布資料)
もう1つ重要なのが、レイアウトの自由度が増加することだ。FinFETはフィンの枚数が横方向の寸法を決める。フィンの枚数は自然数なので、横方向の寸法は離散的に決まってしまう。ナノシートFETはシートを垂直に積層するので、横方向の寸法を連続的に変更できる。
(次回に続く)
⇒「福田昭のデバイス通信」連載バックナンバー一覧
Copyright © ITmedia, Inc. All Rights Reserved.
関連記事
- 電源供給配線網(PDN)をシリコンダイの裏面に配置して電源をさらに安定化
今回は、CMOSロジックの基本セル(スタンダードセル)に電源を分配する電源供給配線網(PDN:Power Delivery Network)のレイアウトを解説する。 - 中国の3D NANDフラッシュメーカー「YMTC」の現状
今回は、中国の3D NANDフラッシュベンチャーであるYMTC(Yangtze Memory Technologies Co., Ltd.)の現状に関する講演部分を紹介する。 - 高層化の継続で、製造コストを爆下げする3D NANDフラッシュ
今回からは、半導体メモリのアナリストであるMark Webb氏の「Flash Memory Technologies and Costs Through 2025(フラッシュメモリの技術とコストを2025年まで展望する)」と題する講演の概要をご紹介する。 - ソニーが20年度通期業績を上方修正、CMOSセンサーも想定上回る
ソニーは2021年2月3日、2021年3月期(2020年度)第3四半期(2020年10〜12月期)決算を発表するとともに、2020年度通期業績予想を上方修正した。 - 前進し続けるIntel
Intelは2021年1月21日(米国時間)、業績発表を行った。それを見ると、同社の“終末時計”のカウントダウンに、少なくとも数秒は追加されたといえるだろう。ただし、完全に楽観視できるわけではなさそうだ。スピンドクター(情報操作が得意な人)たちは、Intelの2020年の業績のマイナス面だけを簡単に強調することができる。また、プラス面よりも欠点の方に反応を示す投資家たちもいる。 - 10nmで苦戦するIntel、問題はCo配線とRuバリアメタルか
Intelは2016年以降、今日に至るまで、10nmプロセスを立ち上げることができていない。一方で、配線ピッチは同等であるはずの、TSMCとSamsung Electronicsの7nmプロセスは計画通りに進んでいる。ではなぜ、Intelは10nmプロセスの立ち上げに苦戦しているのだろうか。