ASMLの新型EUV装置、ムーアの法則を今後10年延長可能に：「2nmをはるかに超えるプロセス」可能に（2/2 ページ）

ASMLが、新しいEUV（極端紫外線）リソグラフィ装置の開発計画を発表した。EUVリソグラフィツールは今や、世界最先端の半導体市場において非常に重要な存在となっている。その分野で唯一のサプライヤーであるASMLの経営幹部によると、今回の新型装置の開発により、ムーアの法則はこの先少なくとも10年間は延長される見込みだという。

[Alan Patterson，EE Times]

3nmプロセス技術の障壁を取り除く

　Hosseini氏によると、TSMCなどの大手半導体ファウンドリーは今後数年の間に、ASMLの0.55NAツールを導入することで、現在3nmプロセス技術で直面している障壁を乗り越えられるようになる見込みだという。

　ファウンドリーが3nmプロセスを実現するためには、EUVでマルチパターニングを使用するしか方法がない。しかしこれは、ウエハーコストを劇的に増加させることになる。ファウンドリーがEUVのマルチパターニングを回避することができる唯一の方法は、高NA（0.55）を使用することだ。

　Hosseini氏は、「TSMCはまだ実用化に至っていないが、3nmノードは、これまで期待されていたような大成功は収められないだろう。3nmノードでは、トランジスタ密度を十分に高められない上、インターコネクトピッチも予想以上に大きくなるため、既存の4nmノードと同程度のトランジスタコストが発生し、性能の向上幅も限られるとみられる」と指摘する。

　同氏によると、半導体市場の「ビッグ3」であるTSMCとSamsung、Intelは、このような障壁の存在を認識した上で、新しいGAA（Gate All Around）FET技術を2nmノードで最初に実現するための競争に参加しているのだという。ファウンドリー市場のリーダーであるTSMCにとっては今後、3Dチップにおける重要な技術移行の1つとして、3nm／2nmノードでFinFETデバイスから新しいGAA FETへの移行が進むとみられる。

　Hosseini氏は研究レポートの中で、「ビッグ3の半導体メーカーは現在、2nmでGAAトランジスタ技術開発を実現すべく競争を繰り広げているが、それでも3nmノード以降は、2021〜2024年も同様の傾向が続いていくだろう。トランジスタ密度を1平方ミリメートル当たり2億2000万に高め、インターコネクトピッチは約30nmの実現を目指していくとみられる」と述べる。

マルチパターニング

　半導体メーカーは、マルチパターニングを採用することでトランジスタ密度を高められるが、その一方で半導体製造プロセスのステップ数が増加し、EUVが各スキャンで消費するエネルギー量も増えるため、製造コストが高くなってしまう。

　ASMLのEUV NXEビジネスライン担当バイスプレジデントを務めるMarco Pieters氏は、EE Timesのインタビューに応じ、「もちろん、露光を複数回行えば、その分ステップ数も増加する。最終段階のウエハーに到達するために必要全てのステップを見てみると、リソグラフィの成果や、リソグラフィツールのエネルギーだけでなく、蒸着技術も関与しているということが分かる」と述べている。

　Pieters氏は、「0.33NAのEUV装置が数年前に初めて利用できるようになった当時、ASMLの顧客企業は、DUV（深紫外線）リソグラフィを使用するマルチパターニング技術から、シングル露光によるEUVへと移行した。しかしシングル露光EUVは、既に限界に達しようとしている」と述べる。

　同氏は、「現在では既に、顧客企業がマルチパターニング法でEUVを使用するという傾向にある。このような既存のEUVでシングルパターニングだけを必要とするレイヤーの場合、顧客企業は引き続き、高NAと並行して0.33NAを使用するとみられるため、0.33NAと0.55NAは今後も共存していくだろう」と述べる。

　SIGのHosseini氏は、「EUVスキャナーで半導体を製造しているメーカー各社は、マルチパターニングに移行することで、より多くの成果を絞り出そうとしている」と述べている。

　「EUVのマルチパターニングは、4nmから3nmへ、そして最終的に3nm+へと移行していくための唯一の手段だ」（Hosseini氏）

　ASMLは、「顧客企業にはまだ、0.33NAのEUVから新しい技術ノードを引き出す余地がある」とみているようだ。

　Pieters氏は、「0.33NAのEUVは将来的に、次の複数ノードと、いわゆる2nm以降も使われることになるだろう。ただし、半導体メーカーは、それぞれ異なる方法でプロセスノードを指定するようになるだろう」と述べる。

　Hosseini氏は調査レポートの中で、「TSMCが現在量産段階に入っている5nm+は、Intelが同じく既に量産を開始している『10nm SuperFin』に相当する。いずれも、トランジスタ密度は1mm²当たり1億7500万超、インターコネクトピッチは30nmを下回る」と指摘した。

【翻訳：田中留美、編集：EE Times Japan】