3次元集積化技術「SoIC」の開発ロードマップ：福田昭のデバイス通信（339） TSMCが開発してきた最先端パッケージング技術（12）（2/2 ページ）

今回は、シリコンダイを3次元積層する技術「SoIC（System on Integrated Chips）」の開発ロードマップを紹介する。

[福田昭，EE Times Japan]

3次元集積の接続密度は年率2倍で急速に上昇

　講演では、「SoIC」技術による3次元集積が、体積当たりの相互接続数（接続密度）を急速に増やしていくとの予測を示した。シリコンダイを積層したときの接続ピッチを詰めることで、面積当たりの接続数を増加させる。体積当たりの接続数は年率2倍で急増すると予測する。2020年には立方ミリメートル当たりの接続数は10の7乗（1000万）だった。それが2035年には、10の9乗（10億）と15年で100倍になると見込む。

体積当たりの接続密度（左縦軸）と体積当たりの帯域幅（右縦軸）、ビット当たりの接続エネルギー（右縦軸）の変化（2015年〜2045年）［クリックで拡大］ 出所：TSMC（Hot Chips 33の講演「TSMC packaging technologies for chiplets and 3D」のスライドから）

　接続ピッチの短縮に寄与するのが、バンプなしでシリコンダイの表面同士を接続する「ハイブリッド接合（Hybrid Bonding）」技術である。シリコンダイの表面には銅（Cu）電極と絶縁膜が形成してあり、Cu電極同士の位置を合わせて張り合わせる。貼り合わせの対には、「CoW（Chip on Wafer）」と「WoW（Wafer on Wafer）」がある。講演では、電極ピッチが0.9μmと非常に短い「CoW」の試作例を示していた。

「CoW（Chip on Wafer）」のハイブリッド接合。左は接合部の断面観察像。電極の接続ピッチは0.9μmと短い。右は1000サイクルの温度サイクル試験の前後で接合鎖の抵抗値を測定した結果［クリックで拡大］ 出所：TSMC（Hot Chips 33の講演「TSMC packaging technologies for chiplets and 3D」のスライドから）

　試作したCoWの接合は、温度サイクル試験（1000サイクル）を経ても抵抗値の上昇がみられなかった。0.9μmと短いピッチは、接続密度のロードマップでは2035年に対応する。言い換えると、2035年までの接続密度向上は実現性が見えていることになる。

（次回に続く）

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