AMDが開発した第4世代EPYCプロセッサのCXLメモリ拡張：福田昭のデバイス通信（376）（1/2 ページ）

今回は、CXL（Compute Express Link）インタフェースを通じてメモリを拡張する仕組みを説明する。

[福田昭，EE Times Japan]

128レーンのPCIe Gen5インタフェースを複数の用途に活用

　AMDは2022年11月10日（米国時間）に米国カリフォルニア州サンフランシスコでサーバ向けプロセッサ「EPYC（エピック）」の新製品発表会「together we advance_data centers」を開催した。新しい「EPYC」は、x86互換の64ビットCPUコア「Zen（ゼン）」シリーズの第4世代となる最新のCPUコア「Zen4」を搭載する。名称は「第4世代（4th Gen）EPYC」である。

　そこで本コラムの第371回から、第4世代EPYCプロセッサとZen4コアの内容をご説明してきた。前回は、第4世代EPYCプロセッサのメインメモリ（主記憶）を解説した。今回は、CXL（Compute Express Link）インタフェースを通じてメモリを拡張する仕組みをご説明する。

第4世代EPYCプロセッサ「EPYC 9004シリーズ」の概要。赤枠で囲んだ部分がCXLインタフェースによる拡張記憶の項目［クリックで拡大］ 出所：AMD、「AMD EPYC 9004 Series Architecture Overview」、Nov. 2022.

　第4世代EPYCの最初の製品である「EPYC 9004シリーズ」は、本コラムの第372回で述べたように、Zen4コアを内蔵する「Core Complex Die（CCD）」と、メモリや入出力、セキュリティなどを担う「IO Die（IOD）」で構成されている。IODは2×6チャンネルのDDR5メモリコントローラーや8×16ビットの入出力インタフェース、CCDと接続する4×3チャンネルのGMI（Global Memory Interface）、セキュリティプロセッサなどを内蔵する。

「IO Die（IOD）」の内部ブロック［クリックで拡大］ 出所：AMD、「4th Gen EPYC Processor Architecture」、Nov. 2022.

　これらの回路ブロックの中で、8×16ビットの入出力インタフェースは物理（電気）的には第5世代PCI Express（PCIe Gen5）である。128レーンのPCIe Gen5が「ベース」として存在する。「ベース」と記述したのは、用途によって適切な通信プロトコルを載せたインタフェースに変更できるからだ。

　例えば2ソケット（2プロセッサ）構成のときには、128レーンのPCIe Gen5からプロセッサ間の相互接続（Infinity Fabric）リンクを割り当てる。割り当て可能なレーン数は3×16ビット（48レーン）あるいは4×16ビット（64レーン）である。

　一部をSATAインタフェースに割り当てることも可能だ。最大で32レーンをSATAコントローラーとして利用できる。

　そしてCXL（Compute Express Link）インタフェースには、最大で64レーンのPCIe Gen5を割り当てられる。サポートするCXLのバージョンは「1.1+」、サポートするCXLデバイスのタイプは「タイプ3（「メモリバッファ（メモリエキスパンダ）」）」である。

「EPYC 9004シリーズ」のメモリ（主記憶）とI/O（入出力）に関する記述。なおメモリ（主記憶）の記述でチャンネル当たりのDIMMを1枚（ソケット当たり12枚）と記述しているのは誤りで、正しくはDIMMが2枚（ソケット当たり24枚）ではないかとみられる［クリックで拡大］ 出所：AMD、「AMD EPYC 9004 Series Architecture Overview」、Nov. 2022.