ミニダイ（チップレット）間接続におけるSTCO：福田昭のデバイス通信（509） TSMCが解説する最新のパッケージング技術（6）（2/2 ページ）

「IEDM 2025」におけるTSMCの講演内容を紹介する。前回に続き、アウトラインの第3項「System-Technology Co-Optimization (STCO)（システム・製造協調最適化）」の内容を解説する。

[福田昭，EE Times Japan]

ダイ間接続ピッチの短縮が帯域幅密度とエネルギー効率を高める

　最初の項目である「（1）D2D and D2M bandwidth density/energy（ロジックのミニダイ間接続（D2D）とロジックとメモリの接続（D2M）における、消費エネルギー当たりの接続帯域幅密度）」では始めに、ミニダイ間を接続するバンプのピッチを狭くしていくと、帯域幅密度とエネルギー効率が大きく向上することを示した。

　ミニダイ同士の接続手法には大別すると、複数のミニダイを基板上に横に並べて基板内配線を通じて相互に結線する手法（2Dあるいは2.5D）と、ミニダイを積層してダイレクトに接続、あるいはバンプを介して接続する手法（3D）がある。3D接続は接続ピッチを限界まで狭くできるので、帯域幅密度とエネルギー効率を最も高くすることが可能だ。

ミニダイ間を接続するバンプのピッチ（横軸、対数目盛り）と帯域幅密度およびエネルギー効率（縦軸、対数目盛り）［クリックで拡大］ 出所：TSMC（IEDM 2025のショートコース（番号SC1-5）で公表された講演スライドから）

PPA（消費電力、性能、占有面積）を評価する

　次に、2枚のミニダイ（チップレット）を中間基板（インターポーザ）に横に並べて相互に接続したときのPPA（消費電力、性能、占有面積）を評価する手法を述べた。性能すなわち帯域幅密度は、データ転送速度と信号入出力密度の積である。比較的単純だ。

ミニダイ間接続の消費電力と性能、占有面積（PPA：Power-Performance-Area）の評価指標。性能（帯域幅密度）はデータ転送速度と入出力ピン密度の積。消費電力と実装面積は静電気保護（ESD保護）要求仕様とミニダイ間距離、回路の複雑さによって変化する。図面はミニダイ間を接続するピン（端子）のレイアウト。「V」は電源端子、「G」は接地端子、「T」はテスト容易化設計（DFT）用端子、「C」はクロック入力端子、「E」はイネーブル/データ有効化端子、「R」はリペア用端子、そのほか（青色）は信号端子［クリックで拡大］ 出所：TSMC（IEDM 2025のショートコース（番号SC1-5）で公表された講演スライドから）

　消費電力と占有面積はやや複雑になる。チップレット接続では静電気保護（ESD保護）回路を搭載しなければならない。ESD保護の要求仕様が厳しいと、保護回路が複雑になり、消費電力が増加する。それからチップレット間の接続距離と、接続回路の規模が消費電力と占有面積に影響する。

（次回に続く）

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