AI/HPCの性能を左右する電源供給網の安定化（後編）：福田昭のデバイス通信（515） TSMCが解説する最新のパッケージング技術（12）（2/2 ページ）

前編に続き、電源供給網を安定化する技術について解説する。データセンターの電力消費予測と、次世代の電源回路アーキテクチャ、電源供給の効率向上（損失低減）などを取り上げる。

[福田昭，EE Times Japan]

IVRの導入で効率が15ポイントから20ポイント向上

　従来の電源供給アーキテクチャ（プリント回路基板の定電圧回路からGPUモジュールに電源を供給する場合）と、新しい電源供給アーキテクチャ（プリント基板の定電圧回路からIVRを経てGPUに電力を供給する場合）で、効率を比較しよう。

　従来の電源アーキテクチャでは、定電圧回路モジュール（VRM）の出力電圧12VがGPUモジュールに届くまでに、20％の損失が生じる。GPUモジュールでは12Vを1V前後に降圧するため、さらに20％が失われる。GPUモジュールが受け取る電力は、元の60％に低下する。

　新しいアーキテクチャでは、VRMから先進パッケージのIVRまでの距離が短い。損失は2％にとどまる。IVRでは降圧と安定化のために10％〜15％の損失が生じる。そしてIVRからGPUモジュールまでの供給損失が3％、GPUモジュールでの降圧による損失が5％ある。GPUモジュールが受け取る電力は、元の75％〜80％となる。従来のアーキテクチャと比べ、15ポイント〜20ポイントの効率向上が見込める。

電源アーキテクチャと効率（損失）の比較。上は従来のアーキテクチャ。下はIVRを設けた新しいアーキテクチャ［クリックで拡大］ 出所：TSMC（IEDM 2025のショートコース（番号SC1-5）で公表された講演スライドから）

10MHz以下の周波数領域で電源インピーダンスが大きく減少

　「統合化定電圧回路（IVR：Integrated Voltage Regulator）」による、もう1つの重要なメリットが電源インピーダンスの低減である。前編で述べたMIMキャパシター、eDTCよりも10MHz以下の周波数領域におけるインピーダンスは低い。IVRの電源インピーダンスはピーク周波数がベースラインと同じ数十MHzにあるものの、インピーダンスのピーク値はベースラインと比べて10分の1以下に減っている。

　電源インピーダンスの低減は、電源による雑音（電源電圧変動）の低減をもたらす。高周波領域での雑音が減ることにより、高周波領域での信号品質が向上する。

統合化定電圧回路（IVR：Integrated Voltage Regulator）を組み込んだ先進パッケージの電源インピーダンス。左はパッケージの構造。右は電源インピーダンスの周波数特性（縦軸はインピーダンス、横軸は周波数）［クリックで拡大］ 出所：TSMC（IEDM 2025のショートコース（番号SC1-5）で公表された講演スライドから）

（次回に続く）

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