トレンチゲート型SiC MOSFETの効率／信頼性を両立する新技術：ゲートしきい値電圧変動を半減

東芝デバイス＆ストレージ（以下、東芝D＆S）は、トレンチゲート型炭化ケイ素（SiC）MOSFETにおいて、長期間使用によるゲートしきい値電圧の変動を抑える技術を開発したと発表した。市販のトレンチゲート型SiC MOSFETと比べてゲートしきい値電圧変動を約50％低減し、高効率化と長期信頼性の両立に寄与するとしている。

[杉山康介，EE Times Japan]

　東芝デバイス＆ストレージ（以下、東芝D＆S）は2026年9月30日、トレンチゲート型炭化ケイ素（SiC）MOSFETにおいて、長期間使用によるゲートしきい値電圧（V_th）の変動を抑える技術を開発したと発表した。

　SiCの国際学会「The 23rd International Conference on Silicon Carbide and Related Materials （ICSCRM）」（20262026年9月27日〜10月2日、横浜市）で発表したもので、市販のトレンチゲート型SiC MOSFETと比べてV_th変動を約50％低減し、高効率化と長期信頼性の両立に寄与するとしている。

ゲート酸化膜の界面処理に着目

　SiC MOSFETでは、長時間の電圧ストレス印加によるV_thの変動が課題とされる。従来はゲート電極に一定の正電圧／負電圧が連続して印加されることで生じるV_th変動が主な課題とされていたが、近年、ゲート電極に正電圧／負電圧が繰り返し印加される（正負ストレス）ことで、印加サイクル数に応じてV_thが変動する現象が報告されている。特に一部のトレンチゲート型SiC MOSFETではV_th変動が顕著に表れることがあり、解決が求められていた。

ゲート酸化膜の界面処理条件によるVth変動値の比較（測定条件：25℃、ゲート・ソース間電圧＝＋25V／−10V、Duty＝50％、500kHz、サイクル数10¹¹時点）［クリックで拡大］出所：東芝D＆S

　東芝D＆Sは今回、トレンチ部のゲート酸化膜を形成する際の界面処理に着目。これまで正負ストレス環境下でのV_th変動への影響は十分に検討されていなかったが、界面処理における窒化条件などで、正負ストレス印加後のV_th変動量が大きく変化することを確認したという。また、界面処理によって生成される電荷トラップがV_th変動に関与していることを示唆する結果も得た。

トレンチゲート型SiC MOSFETの断面図［クリックで拡大］出所：東芝D＆S

　これらの知見から、ゲート酸化膜の界面処理条件などを最適化することで、低オン抵抗を維持しつつ正負ストレスによるV_th変動を抑制できるゲート形成プロセスを確立した。市販品と比べてV_th変動を約50％低減し、高効率化と長期信頼性を両立できることから、電気自動車（EV）や再生可能エネルギー、データセンター電源など、電力変換用途での信頼性向上と省エネルギー化に貢献するとしている。

　東芝D＆Sは2026年5月に、同技術を採用した1200Vトレンチゲート型SiC MOSFET「TW007D120E」を発表し、サンプル出荷も開始している。今後はSiC MOSFETへの適用を拡大し、産業機器向けSiCパワーデバイスのさらなる高信頼化、高効率化を推進するという。

同技術採用1200Vトレンチゲート型SiC MOSFETと他社製トレンチゲート型SiC MOSFETのVth変動値の比較（測定条件：25℃、ゲート・ソース間電圧＝＋25V／−10V、Duty＝50％、400kHz、サイクル数10¹¹時点）［クリックで拡大］出所：東芝D＆S