三重富士通、SuVoltaから低消費電力トランジスタ技術の知的財産権を取得――40nm、フラッシュ混載へ応用：ビジネスニュース 企業動向

三重富士通セミコンダクターは2015年4月、米SuVoltaから低消費電力CMOS技術に関する知的財産権を取得したと発表した。従来、SuVoltaからライセンス供与を受けて55nmプロセスに適用してきた同技術を、40nmプロセスなどへと展開していく。

[竹本達哉，EE Times Japan]

　三重富士通セミコンダクターは2015年4月8日、米SuVoltaから低消費電力CMOS技術に関する知的財産権を取得したと発表した。取得金額は明らかにしていない。今回の知的財産権取得により、従来、SuVoltaからライセンス供与を受けて、55nmプロセスに適用してきた同技術を、40nmプロセスなどに展開していく。

同じ回路であれば最大50％抑制

　三重富士通セミコンが取得したのは、Deeply Depleted Channel（DDC）トランジスタからなる低消費電力CMOS技術「PowerShrink」に関する知的財産権だ。DDCトランジスタは、しきい値（Vt）ばらつきを抑制し、キャリア移動度を高められるなどの特長を持つSuVolta独自のトランジスタ技術で、リーク電流、動作時消費電力を抑えることができる。従来型のトランジスタと、同じ規模/処理スピードの回路と比べ最大50％の消費電力を削減できるとする。

低消費電力CMOS技術「PowerShrink」の核となるDeeply Depleted Channel（DDC）トランジスタの構造

取得により、40nm/フラッシュ混載などへの応用を加速へ

　三重富士通セミコンは、SuVoltaと共同で、自社の製造プロセス技術と組み合わせる技術開発を行い、2013年9月からSuVoltaからライセンスを受ける形で、PowerShrink技術を採用した55nmプロセスによるLSI製造を手掛けてきた。

　今回の知的財産権の取得により、55nmプロセスでのさらなる低消費電力化に向けた技術開発を行う他、PowerShrink技術を現在、UMCの出資を受けるなどして対応を進めている40nmプロセスへ展開する方針。さらに、既に確立しているフラッシュメモリとの混載技術^＊1）なども生かし、不揮発メモリ素子やRF素子と組み合わせたプラットフォームの構築を目指す。同社では「従来のLP（Low Power）プロセスに比べ、リーク電力が1/1000となる“Extreme Low Power”プラットフォーム構築によって、同じプロセス世代で世界一の超低消費電力技術を提供することで、顧客製品の市場競争力と性能向上を実現する」としている。

＊1）関連記事：DDCトランジスタとフラッシュメモリの混載技術、富士通セミコンが開発

　三重富士通セミコンダクターは、2014年12月に設立された富士通セミコンダクターの子会社。300mmウエハー製造ラインを活用した半導体受託製造専門企業として事業を展開している^＊2）。

＊2）関連記事：“日本のピュアファウンドリ”に本気で挑む三重富士通の勝算