IoT時代のサーバを助ける56Gbps送受信回路：消費電力は従来と同じで2倍高速に（2/2 ページ）

富士通研究所とソシオネクストは、サーバ間の光通信向けに、56Gビット／秒の通信速度を実現する送受信回路を発表した。ソシオネクストは今回、オプティカルネットワーク分野で培ってきたノウハウを活用することで、消費電力を削減できる新しいタイミング誤差検出方式を開発。これにより、現行と同じ消費電力で2倍高速となる56Gbps送受信回路を実現している。

[庄司智昭，EE Times Japan]

現行の送受信回路の仕組み

　現行の送受信回路において、DFEは伝送経路によって劣化した波形を入力として、異なるしきい値＋αと−αを持った別々の判定回路で判定している。その結果について、1ビット前に処理したビット値が0であれば−α、ビット値が1であれば＋αのしきい値を持った判定回路の結果を選択することで劣化した信号を補償する。

　CDRは、入力信号を観測することで、入力信号の波形が最大の振幅になったときにDFEが信号を取り込めるように、DFEの動作タイミングを調整している（図1）。

　同IP開発部マネジャーの東裕人氏は、「従来はデータの遷移点（バウンダリー）と復元した情報の2つのデータをCDRに送り、遷移点に対して位相が速いか遅いかをモニターしてフィードバックをかけていた」と語る。

図1：従来構成の送受信回路とDFEによる信号劣化の補償 （クリックで拡大） 出典：ソシオネクスト

入力信号が100または011になるときだけ

　仲氏は、「今回開発した技術は、復元する情報の“取り方”を変えた。DFEが見ている縦方向の電圧の情報を使って、動作タイミングの進み／遅れをうまく見つけ出すことに成功した。これにより、回路の物量もそれほど増えず、周波数も内部では上がっていないが、消費電力を上げずに2倍のデータレートを実現できた」と語る。

　具体的には、DFE演算後の波形を分析した結果、連続する3ビットの入力信号が「100」または「011」となる場合において、DFEの2つの判定回路の結果を比較することでDFEの動作タイミングの進み／遅れを検出できることが分かったとする。同社は、この結果にもとづき、連続する3ビットの入力信号が100または011になるときだけ、タイミングを検出する新しい方式を開発（図2）。これにより、バウンダリー制御を行っていたCDRのタイミング判定回路を削減でき、クロック線などの配線も不要になった。

　同IP開発部で、今回受信側部分の開発を行った工藤真大氏は、「CDRのクロックリカバリーの方式が従来と違い、その作り込みや動作の検証が難しかった」と語った。

図2：今回発表した送受信回路とタイミング調整。従来は破棄していた中央のビット値を用いることで、サンプリングが速いか／遅いかを見つけだしているという （クリックで拡大） 出典：ソシオネクスト

56Gビット／秒以外にも適用範囲を

　富士通研究所とソシオネクストは今後、今回開発した技術をサーバやスイッチの半導体チップと光モジュール間のインタフェース部などに適用し、2018年度の実用化を目指すとしている。「今回は、コンセプトの検証をしっかり行うことができた。次は、いかにロバストで産業製品に使用できるかが課題になる。検証を重ねて製品として使用できるレベルに持っていき、56Gビット／秒以外にも適用範囲を広げたい」（仲氏）とした。