SRAMの消費電力と設計の課題：福田昭のデバイス通信 ARMが語る、最先端メモリに対する期待（14）（2/2 ページ）

今回は、SRAMの消費電力と設計課題について解説する。SRAMの低消費電力化に効果的なのは電源電圧を下げることだが、これには、書き込み不良と読み出しディスターブ不良という問題が付きまとう。

[福田昭，EE Times Japan]

高密度化と低消費電力化がSRAM設計の課題

　SRAMの設計課題は大別すると、高密度化と低消費電力化の2つに分けられる。高密度化を支えるのは、主に加工技術の微細化である。ただし単純にサイズを小さくすると、電流のばらつきが相対的に大きくなり、リーク電流が増加する。そしてメモリセルの雑音余裕（SNM：Static Noise Margin）が低下する。設計技術の工夫によってこれらの問題に対処しなければならない。

　低消費電力化を支えるのは、電源電圧（Vmin）を下げることである。ただし単純に電源電圧を下げると、書き込み余裕が減り、読み出しの雑音余裕（SNM）が減り、データ保持時間が短くなる。それだけではなく、書き込み不良、読み出しディスターブ不良、アクセス不良、データ保持不良といった不良の発生確率が増加する。

SRAM設計の課題（クリックで拡大） 出典：ARM

書き込み不良と読み出しディスターブ不良が電源電圧を制限

　電源電圧（Vmin）の最小値は大抵、書き込み不良あるいは読み出しディスターブ不良によって決まる。電源電圧を下げていくと通常は、どちらかの不良が目立ち始めることで、電源電圧をそれ以下には下げられなくなる。書き込み不良と読み出しディスターブ不良のどちらが支配的であるかを予測することは難しい。ただし50nm以下に微細化した領域で作製したシリコンではしばしば、書き込み不良が電源電圧を制限するという結果が出ている。

　読み出しディスターブ不良を軽減する代表的な手法は、メモリセルのアーキテクチャを変更することである。SRAMの一般的なメモリセルは6個のトランジスタで構成されている。トランジスタを増やして8個のトランジスタでメモリセルを構成すると、読み出しディスターブ不良が起こりにくくなる。ただし、メモリセルのシリコン面積は拡大する。すなわち記憶容量当たりの製造コストが増加するとともに、高密度化を妨げる。

　書き込み不良を軽減することは、非常に難しい。研究論文レベルではさまざまな手法が提案されている。しかし製品化された一般的な手法というレベルには至っていない。

書き込み不良と読み出しディスターブ不良（クリックで拡大） 出典：ARM

（次回に続く）

⇒「福田昭のデバイス通信」連載バックナンバー一覧