NVIDIAが高性能コンピュータの回路技術を解説：福田昭のデバイス通信（96） 高性能コンピューティングの相互接続技術（1）（2/2 ページ）

2016年12月に米国サンフランシスコで開催された「IEDM2016」。そのショートコースから、NVIDIAの講演を複数回にわたり紹介する。初回となる今回は、コンピュータ・システムにおいてデータのやりとりに消費されるエネルギーをなぜ最小化する必要があるのか、その理由を28nm CMOSプロセスで製造したSoCを用いて説明しよう。

[福田昭，EE Times Japan]

　同じSoCで、処理を整数演算に限定して消費エネルギーを見積もってみよう。演算ユニットのエネルギーは劇的に低下するものの、相互接続（バスとリンク）が消費するエネルギーはある程度の低下にとどまるか、まったく減らない場合すらある。

　例えば演算ユニットは8ビットの積和演算器となるので、消費エネルギーは0.3pJと倍精度浮動小数点演算器に比べて70分の1近くにまで減少する。ところがバスは32ビット・バスとバス幅が狭くなるものの、長さの短いバスにおける消費エネルギーは26pJと変わらない。また、長いバスと外付けDRAMのリンクが消費するエネルギーは8分の1に下がる。これも演算器の70分の1に比べると、低減の度合いは大きくない。

前出のSoCで整数演算処理を実行したときの消費エネルギー。出典：NVIDIA（クリックで拡大）

相互接続の消費エネルギーはスケーリングしない

　もう1つの重要な課題に、相互接続はスケーリングしないという事実がある。例えば16nm技術と7nm技術を比べると、演算器の消費エネルギーはほぼ半分に減る。ところが、32ビット幅で長さが1mmのバス配線だと、消費エネルギーはわずか1割ほどしか減らない。消費エネルギー全体に占める相互接続部分の割合は、微細化によって増加していくことが分かる。

微細化による消費エネルギーの変化。7nm技術のシリコンダイにおける消費エネルギーは推定値。出典：NVIDIA（クリックで拡大）

（次回に続く）

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