NVIDIAがMOSFETの比例縮小則（デナード則）を解説（前編）：福田昭のデバイス通信（97） 高性能コンピューティングの相互接続技術（2）（2/2 ページ）

1970年代から1990年代にかけて、半導体集積回路は「デナード・スケーリング」という法則に沿って高密度化と高速化を達成してきた。今回は、デナード・スケーリングの内容と、なぜ1990年代以降は、この法則に沿って微細化を進めることが困難になったのかを説明する。

[福田昭，EE Times Japan]

デナード・スケーリングの終わり

　しかし、「魔法」は永遠には続かない。1990年代後半から、微細化とともにMOSFETのリーク電流が急激に増加し始める。もともと、消費電力はデナード・スケーリング通りとはいかず、動作時の消費電力は微細化の世代ごとに増え続けていた。ただし、CMOSデバイスでは、待機時の消費電力は無視できるほどに小さかった。ところが、MOSFETの性能を決めるもう1つの重要な指標である、「電圧入力と電流出力の比率（トランスコンダクタンス）の確保」という制約が、リーク電流（オフ電流）の増加という問題を無視できないものへと押し上げた。

　半導体集積回路では、前段のMOSFETのドレイン電流が、次段のMOSFETのゲート容量を充電するために必要な時間が、回路の遅延時間（速度）を大きく左右する。前段のMOSFETの電圧入力の変化によって、ドレイン電流がどのくらいに変化するかを示した指標がトランスコンダクタンス（gm）である。当然ながら、トランスコンダクタンスは高いことが望ましい。

　トランスコンダクタンス（gm）はゲート電圧としきい電圧の差分に依存しており、この差分が大きいほど、gmが大きくなる。また飽和ドレイン電流は、ゲート電圧としきい電圧の差分の2乗に比例する。

　しきい電圧は微細化してもあまり変わらない（厳密には短チャンネル効果を防ぐことでしきい電圧の低下が生じないようにしている）。すると、微細化とともに電源電圧を下げると、ゲート電圧としきい電圧の差分が小さくなり、gmが下がり、ドレイン電流が下がる。すると回路の動作速度が上がらなくなる。

　微細化によるドレイン電流の低下を防ぐ手段の1つは、しきい電圧を下げることだ。するとオフ状態の電流（サブスレッショルドリーク電流）が増える。つまり、待機時の消費電力が増大する。リーク電流を増やさないためには、しきい電圧を下げずに、一定のままにしておきたい。すると電源電圧を下げられない。ドレイン電流を確保するためにだ。この場合は、微細化しても動作時の消費電力が大幅に増えてしまう。「デナード・スケーリングの終わり」である。

　2000年代の半ばには、古典的なデナード・スケーリングは破綻する。そして修正版のデナード・スケーリング（ポスト・デナード・スケーリング）が登場する。

「古典的なデナード・スケーリング」の終わり。リーク電力の急速な増大によって電圧をスケーリング（縮小）できなくなった。出典：NVIDIA（クリックで拡大）

（次回に続く）

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