Intelが3つの次世代パッケージング技術を明らかに：SEMICON West 2019（2/2 ページ）

Intelは、米国カリフォルニア州サンフランシスコで2019年7月9〜11日の日程で開催されている「SEMICON West 2019」に合わせて行われたイベントにおいて、3種類のパッケージング技術に関する同社のロードマップを初めて明らかにした。

[Rick Merritt，EE Times]

基板からチップにTSVで電力供給できるインターコネクト技術

　3つ目の「Omni Directional Interconnect（ODI）」は、パッケージ内のチップレット間通信をより柔軟にするためのインターコネクト技術だ。TSV（シリコン貫通ビア）を介して、パッケージ基板から、その上に実装されているチップに電力も供給できる。ただし、今のところまだ研究プロジェクトの段階にあるという。

ODIインタフェースは、複数のパッケージングオプションで最高レベルの密度を実現している 出典：Intel（クリックで拡大）

　チップの積層は現在、より大規模で高速なデバイスを提供する上で最も重要な手段の一つとされている。TSMCはこれまで何年も、スマートフォン向けSoC（System on Chip）からハイエンドFPGA、GPU、通信ASICに至るまで、さまざまな形式のチップ積層技術を適用してきた。

　今回のIntelの発表から、同社が幅広い技術ポートフォリオを開発中であることが分かる。いずれの技術も、業界の標準化を推進するまでには至らないようだが、Intel製品の高性能化を実現するとみられている。

　新しい技術を採用することにより、パッケージングインターコネクトのサイズを、現在の50mmからさらに縮小できるようになる他、1mm²当たりのI/O密度を、現在の数百から、数万にまで高めることも可能になるとする。

　幾つかの課題もあるようだ。IntelのフェローであるRavi Mahajan氏は、「ピッチ20〜35μmのどこかで、はんだベースのインターコネクトから、はんだを使わないインターコネクトへと移行する必要があるだろう」と述べている。

　また、一部のチップスタックの歩留まりが約20％と低い点も、大きな課題となっている。Intelは、自社開発したチップテスター向けに、新型モジュールを開発した。個々のダイがモジュールでどのように機能するのかをうまく判断することにより、8層のチップスタックの歩留まりを70％以上に高めることが可能だという。

【翻訳：田中留美、編集：EE Times Japan】