新手法の酸化膜形成でSiC-MOSFETの性能が10倍に：30年来の課題に光明（4/4 ページ）

SiCパワー半導体で30年来の課題となっていた欠陥の低減が、大きく前進しようとしている。京都大学と東京工業大学（東工大）は2020年8月20日、SiCパワー半導体における欠陥を従来よりも1桁低減し、約10倍の高性能化に成功したと発表した。

[村尾麻悠子，EE Times Japan]

SiC-MOSFETのコストが数分の1に

　界面欠陥が10分の1に低減したことによる具体的な効果としては、600V〜1200VクラスのSiC-MOSFETにおいて、オン抵抗が数分の1になる。つまり、同じ定格電流を数分の1（2分の1、3分の1）のチップサイズで達成できるようになるので、コストが数分の1になる。「SiCパワーデバイスではコストが高いというのが課題の一つなので、これを従来の2分の1、3分の1にできるということだ」（木本氏）

　その他、チャネル長を数倍、ゲート酸化膜を数倍にしてもオン抵抗が同等レベルに抑えられるので、信頼性の向上につながる。

界面欠陥が10分の1に低減したことによる効果 出典：京都大学／東京工業大学（クリックで拡大）

　新手法は、特殊な装置や高価な原材料は一切要らないので、導入もしやすい。猛毒のNOガスを使わずに済むのも利点だ。「製法の障壁は特にないと考えている。大面積のウエハーにSiを均一に堆積させる必要はあるが、（主流の）6インチSiCウエハーや、あるいは300mmSiCウエハーでも問題ないのではないか。タクトタイムについても、百数十枚のウエハーをバッチ処理できるのであまり心配はしていない」（木本氏）

　現時点では、この新手法を実際に採用してSiC-MOSFETを量産する具体的な計画はまだないが、「採用してくれるメーカーがあれば、1〜2年で量産を実現できるのではないか」と木本氏は見ている。

　実は、「SiCウエハー上にSiを堆積して酸化する」方法は、以前に米国で考案され、プロセス技術として特許も取得されているという。木本氏は「ただ、その手法では、750℃ではなく900℃で酸化させている。従ってSiCの表面も酸化してしまい、うまくいかなかったようで、同手法は実際の量産に採用されていないようだ」と語る。木本氏らは、今回提案した新しい手法を、構造特許として出願済みだ。