TSMCの微細化は2nmまで？ 以降はパッケージングが肝に：2021 Technology Symposium（3/3 ページ）

ムーアの法則はこれまで長年にわたり、「半導体チップのトランジスタ密度は、2年ごとに2倍になる」との見解を維持してきたが、3nmプロセスにおいて数々の問題が提示されるようになった。それでもTSMCは、引き続き楽観的な見方をしているようだ。

[Alan Patterson，EE Times]

パッケージング技術への期待

　TSMCは、3nm以降のイノベーションには、新しいトランジスタ構造と材料が必要だと述べる。

　同社は、従来のプロセスに比べて銅の結晶粒径を7倍以上に大きく成長させる新しいアニールプロセスにより、バックエンドのインターコネクトのブレークスルーを実現したと主張する。TSMCによると、このプロセスは配線抵抗を約30％低減し、インターコネクトの微細化の範囲を拡大するという。

　TSMCは、InFOの提供も拡張している。TSMCは、2021年後半にもスマートフォン向けの「InFO B」を認定する計画だ。Info Bは、厚さが450μm以下で、最大135mm²のサイズのモバイルSoC（System on Chip）を搭載できる。同社は、最も厳しいフォームファクター要件を満たすために、14×14mmのInFOパッケージを用意しているという。

「InFO B」の概要。DRAMを積層することも可能だ 出典：TSMC

　TSMCはさらに、「InFO oS（InFO on Substrate）」も提供中だ。InFO oSは、「CoWoS R」「CoWoS L」同様に、HPC（High Performance Computing）のアプリケーションに向ける。

HPC向けの「InFO oS」 出典：TSMC

　WoW（Wafer on Wafer）とCoW（Chip on Wafer）についてもアップデートがあった。CoWについては、2021年までに7nmプロセスのウエハーを利用する「N7-on-N7」を、2022年には5nmウエハーを使用する「N5-on-N5」を認定する計画だ。WoWについては、ディープトレンチキャパシター（DTC）にロジックを統合することを目指す。

HPC向けの3D積層技術 出典：TSMC

【翻訳：田中留美、編集：EE Times Japan】