論理回路セルとSRAMセルを縮小するフォークシート構造：福田昭のデバイス通信（307） imecが語る3nm以降のCMOS技術（10）（2/2 ページ）

今回は基本的な論理回路セルとSRAMセルで、FinFETとナノシート構造、フォークシート構造のシリコン面積がどのくらい変化するかを説明する。

[福田昭，EE Times Japan]

データ型フリップフロップ（D-FF）の面積はナノシート構造から2割低減

　続いてデータ型フリップフロップ（D-FF）の論理回路セルを比較しよう。同じ高さのセルで、コンタクトゲートピッチ（CPPあるいはCGP）の数に違いが生じる。ナノシート（NSH）構造では11ピッチ、FinFETでは10ピッチ、フォークシート（FSH）構造では9ピッチとなる。FSH構造のD-FFは、セル面積がNSH構造に比べて2割ほど小さくなっていることが分かる。

データ型フリップフロップ（D-FF）のセルレイアウト。上からナノシート（GAA NSH）構造（a）、FinFET（b）、フォークシート構造（c）。出典：2019年12月にIEDM2019でimecが発表した論文「Novel forksheet device architecture as ultimate logic scaling device towards 2nm」（論文番号36.5）から（クリックで拡大）

SRAMセル面積はナノシートと比べて2割〜3割縮小

　SRAMセルは高性能タイプのレイアウトと、高密度タイプのレイアウトでそれぞれナノシート構造とフォークシート構造を比較した。

　高性能タイプのSRAMセルでは、フォークシート構造がpチャンネルとnチャンネルの距離（PN）を短く詰められることから、セル面積を約2割、小さくできる。高密度タイプのSRAMセルだと、同様にセル面積を約3割、低減できる。

SRAMセルの面積をナノシート構造とフォークシート構造で比較。左は高性能タイプのSRAMセル。右は高密度タイプのSRAMセル。出典：imec（IEDM2020のチュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials」の配布資料） （クリックで拡大）

（次回に続く）

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