次々世代のトランジスタ「シーケンシャルCFET」が抱える、もう1つの課題：福田昭のデバイス通信（313） imecが語る3nm以降のCMOS技術（16）（1/2 ページ）

[福田昭，EE Times Japan]

トップ側の高温プロセスがボトム側のデバイスを劣化させる

　半導体のデバイス技術とプロセス技術に関する世界最大の国際学会「IEDM（International Electron Devices Meeting）」は、「チュートリアル（Tutorials）」と呼ぶ技術講座を本会議（技術講演会）とは別に、プレイベントとして開催してきた。2020年12月に開催されたIEDM（Covid-19の世界的な流行によってバーチャルイベントとして開催）、通称「IEDM2020」では、合計で6本のチュートリアル講演が実施された。その中で「Innovative technology elements to enable CMOS scaling in 3nm and beyond – device architectures, parasitics and materials（CMOSを3nm以下に微細化する要素技術-デバイスアーキテクチャと寄生素子、材料）」が非常に興味深かった。講演者は研究開発機関のimecでTechnology Solutions and Enablement担当バイスプレジデントをつとめるMyung‐Hee Na氏である。

　そこで本講座の概要を本コラムの第298回から、シリーズでお届けしている。なお講演の内容だけでは説明が不十分なところがあるので、本シリーズでは読者の理解を助けるために、講演の内容を適宜、補足している。あらかじめご了承されたい。

チュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond – device architectures, parasitics and materials（CMOSを3nm以下に微細化する要素技術-デバイスアーキテクチャと寄生素子、材料）」のアウトライン。講演スライド全体から筆者が作成したもの。本シリーズの第11回から「FinFETの「次の次」に来るトランジスタ技術（コンプリメンタリFET）」の講演部分を紹介している

　本シリーズの第11回から、3番目のパートである「FinFETの「次の次」に来るトランジスタ技術（コンプリメンタリFET）」の講演部分を紹介している。「コンプリメンタリFET（C（Complementary）FET）」は、製造方法の違いによって2種類に分けられる。1つはボトム側のトランジスタとトップ側のトランジスタをモノリシック集積する「モノリシック（Monolithic）CFET」である。前々回（第14回）は、このモノリシックCFETの製造プロセスを簡単に説明した。そして前回（第15回）はボトム側のトランジスタとトップ側のトランジスタをウエハーの貼り合わせによって形成する「シーケンシャル（Sequential）CFET」の製造プロセスと課題を解説した。

　今回は前回に続いてシーケンシャルCFETの講演部分を説明する。モノリシックCFETに比べるとシーケンシャルCFETの製造プロセスは難しくない。ただし製造プロセスには大きな制約が付きまとう。前回はその1つである、ウエハーを貼り合わせる界面で欠陥が発生する問題と対策を述べた。今回はもう1つの課題である、温度条件を解説しよう。温度条件とは、トップ側のプロセス温度に関する条件である。具体的には、最高温度を550℃以下に抑えることが望ましい。550℃を超えると、ボトム側のデバイス（トランジスタや配線構造など）が劣化する恐れがある。

シーケンシャル（Sequential）CFETのプロセス温度に関する制限。トップ側のプロセス温度は、550℃以下に抑えることが望ましい。550℃を超えると、ボトム側のデバイスが劣化する恐れがある 出典：imec（IEDM2020のチュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond – device architectures, parasitics and materials」の配布資料）