次々世代のトランジスタ「モノリシックCFET」の製造プロセス：福田昭のデバイス通信（311） imecが語る3nm以降のCMOS技術（14）

今回から、2種類のCFETの製造プロセスを解説していく。始めは「モノリシックCFET」を取り上げる。

[福田昭，EE Times Japan]

コンプリメンタリFET（CFET）を製造する2つの方法

　半導体のデバイス技術とプロセス技術に関する世界最大の国際学会「IEDM（International Electron Devices Meeting）」は、「チュートリアル（Tutorials）」と呼ぶ技術講座を本会議（技術講演会）とは別に、プレイベントとして開催してきた。2020年12月に開催されたIEDM（Covid-19の世界的な流行によってバーチャルイベントとして開催）、通称「IEDM2020」では、合計で6本のチュートリアル講演が実施された。その中で「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials（CMOSを3nm以下に微細化する要素技術-デバイスアーキテクチャと寄生素子、材料）」が非常に興味深かった。講演者は研究開発機関のimecでTechnology Solutions and Enablement担当バイスプレジデントをつとめるMyung‐Hee Na氏である。

　そこで本講座の概要を本コラムの第298回から、シリーズでお届けしている。なお講演の内容だけでは説明が不十分なところがあるので、本シリーズでは読者の理解を助けるために、講演の内容を適宜、補足している。あらかじめご了承されたい。

チュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials（CMOSを3nm以下に微細化する要素技術-デバイスアーキテクチャと寄生素子、材料）」のアウトライン。講演スライド全体から筆者が作成したもの。本シリーズの第11回から「FinFETの「次の次」に来るトランジスタ技術（コンプリメンタリFET）」の講演部分を紹介している（クリックで拡大）

　本シリーズの第11回から、3番目のパートである「FinFETの「次の次」に来るトランジスタ技術（コンプリメンタリFET）」の講演部分を紹介している。前回（第13回）では、「コンプリメンタリFET（C（Complementary）FET）」は製造方法の違いによって2種類に分けられると述べた。

　1つは、「モノリシック（Monolithic）CFET」と呼ぶ。成膜工程やエッチング工程、拡散工程などを繰り返して2つのトランジスタを積み上げる方法である。もう1つは、「シーケンシャル（Sequential）CFET」と呼ぶ。下側（底側、ボトム側）のトランジスタを作り込んでから、その上に別のウエハーを貼り合わせて上側（頂側、トップ側）のトランジスタを製造する方法である。

「モノリシック（Monolithic）CFET」（左）と「シーケンシャル（Sequential）CFET」（右）の概要。出典：imec（IEDM2020のチュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials」の配布資料） （クリックで拡大）

　今回から、2種類のCFETの製造プロセスを述べていく。始めは「モノリシックCFET」を扱う。

モノリシック製造のカギは垂直な柱の壁面を平らに形成すること

　モノリシックCFETの製造プロセスは以下のように進む。始めはボトム側トランジスタのチャンネルとゲート電極、トップ側トランジスタのチャンネルとゲート電極を積層していく。次にボトム側の拡散層（ソースとドレイン）とコンタクト電極を形成する。それから全体に誘電体絶縁膜を満たし、CMP（Chemical Mechanical Polishing）によって平坦化する。続いてエッチングによって誘電体絶縁膜を除去するとともに、積層構造のシリコン窒化（Si₃N₄）膜（絶縁膜）を削り、トップ側のチャンネル側壁を露出させる。

　ここで重要なのは、CMPとエッチングの精密な制御だ。シリコン窒化膜の側壁とチャンネルの側壁をきれいな平面で露出させることが求められる。　それから、トップ側のチャンネル側壁に拡散層（ソースとドレイン）をエピタキシャル成長する。

モノリシック（Monolithic）CFETの製造工程（一部のみ）。出典：imec（IEDM2020のチュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials」の配布資料） （クリックで拡大）

　講演では、ボトム側のpチャンネルFinFETとトップ側のnチャンネル・ナノシートFETを個別に試作した結果を示していた。いずれのトランジスタも、ゲート電圧によってドレイン電流を10⁴倍以上に変化させることができた。両者をモノリシック集積することが、今後の課題だ。

試作したCFETの断面構造（電子顕微鏡による観察画像）と静特性。上がトップ側のnチャンネルFET（ナノシート構造）、下がボトム側のpチャンネルFET（フィン構造）。出典：imec（IEDM2020のチュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials」の配布資料） （クリックで拡大）

（次回に続く）

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