システムの性能向上に不可欠となった先進パッケージング技術：福田昭のデバイス通信（329） TSMCが開発してきた最先端パッケージング技術（2）（2/2 ページ）

今回は、フロントエンド3Dとバックエンド3Dを解説する他、TSMCが「CSYS（Complementary Systems, SoCs and Chiplets integration、シーシス）」と呼ぶソリューションを紹介する。

[福田昭，EE Times Japan]

最先端の半導体は「CMOS」から「CSYS」へ

　過去には半導体開発は技術世代を1つ進めるごとに、1つのシリコンダイ（シングルチップあるいはシングルダイ）に搭載するトランジスタの数をおおよそ2倍に増やしてきた。逆に見ると、同じトランジスタ数の集積に必要なシリコン面積を技術世代ごとおよそ半分に減らしてきた。前提となっていたのは、可能な限り多くの回路をCMOSのシングルダイに詰め込む「モノリシック集積の最大化」という考え方だ。

　しかし現在、7nmや5nmといった最先端のCMOS製造技術世代では、技術世代やプロセス技術の異なる複数のダイによる組み合わせでシステムを構成することが最適なソリューションとなりつつある。TSMCはこのソリューションを「CSYS（Complementary Systems, SoCs and Chiplets integration、シーシス）」と呼ぶ。

「CMOS」から「CSYS（Complementary Systems, SoCs and Chiplets integration）」へ。チップレットと3次元集積技術によってムーアの法則を延命する（More Moore）、あるいはムーアの法則を超える（More-than-Moore）［クリックで拡大］ 出所：TSMC（Hot Chips 33の講演「TSMC packaging technologies for chiplets and 3D」のスライドから）

システムを構成する半導体技術の例。（a）は従来のシステムLSI（SoC）。シングルダイで最大規模の回路を実現する。（b）はロジックダイにロジックダイ（あるいはメモリダイ）を積層するSoICの例。（c）はロジックダイとロジックダイ（あるいはメモリダイ）を水平方向に並べた構成。（d）は、（c）をベースにセンサーのダイや高電圧回路（HV）のダイ、ロジックダイ（あるいはメモリダイ）を積層するSoICの例［クリックで拡大］ 出所：TSMC（2020年12月に開催された国際学会IEDMのショートコース「Advanced 3D System Integration Technologies」のスライドから）

　従来、異なるプロセス技術によるシリコンダイは1つにせず、プロセス技術ごとにシリコンダイを製造して1つのパッケージにまとめた方が全体としてはコストが低くなるとされていた。しかし7nmや5nmといった最先端ノードでは、ロジックプロセスの微細化によるコストが上昇するとともに、微細化が適用困難な回路ブロックの割合が増大してきた。

　そこで微細化のメリットが大きな回路ブロックだけに、最先端のプロセスを適用することがごく普通になりつつある。相対的に、複数のダイを2.5／3次元に接続して集積化する技術、すなわち先進パッケージング技術の比重が高まる。より厳密には、最先端システムの開発には先進パッケージング技術が不可欠となりつつある、と言えよう。

（次回に続く）

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