シリコンフォトニクス技術「COUPE」の電気的な性能：福田昭のデバイス通信（345） TSMCが開発してきた最先端パッケージング技術（18）（2/2 ページ）

前回に続き、TSMCが考えるPE（Photonic Engine）の実現方法「COUPE（COmpact Universal Photonic Engine）」を紹介する。今回は、「COUPE」の電気的な性能をシミュレーションした結果をご報告する。

[福田昭，EE Times Japan]

等価回路モデルによって従来技術とCOUPEの電気的な性能を比較

　PEの性能には、電気的な性能と光学的な性能がある。電気的な性能は、EICとPICをつなぐ電気的なインタフェースの損失によって左右される。光学的な性能は、光ファイバとPICをつなぐ光結合の損失によって大きく変化する。

フォトニクスエンジン（PE）の等価回路モデル。EICとPICのインタフェースによる寄生容量と電源ネットワークのインピーダンス（PDN（Power Delivery Network）インピーダンス）、PEの送信ビット当たりの消費エネルギーをシミュレーションした［クリックで拡大］ 出所：TSMC（ECTC2021の発表論文「Heterogeneous Integration of a Compact Universal Photonic Engine for Silicon Photonics Applications in HPC」から）

　電気的な性能はPEの等価回路によってシミュレーションした。EICチップとPICチップを3次元積層してマイクロバンプ接続した構造を従来技術とし、「COUPE」と比較した。なおCOUPEの構造は詳細を明らかにしていない。

寄生容量85％減、電源インピーダンス51％減を実現可能

　始めは、EICとPICのインタフェースによる寄生容量をシミュレーションした結果である。従来技術ではインタフェースの接続ピッチ（マイクロバンプのピッチ）が25μm〜50μm前後とかなり広い。COUPEではインタフェースの接続ピッチが10μm未満と狭く、寄生容量は従来技術の15％程度とわずかにとどまる。なお接続ピッチの数値から、COUPEではハイブリッド接合によってEICとPICを3次元積層している可能性が高いと筆者は推測する。

電気的な性能のシミュレーション結果（その1）。左はEICとPICのインタフェースによる寄生容量。右は電源ネットワーク（PDN）のインピーダンス［クリックで拡大］ 出所：TSMC（Hot Chips 33の講演「TSMC packaging technologies for chiplets and 3D」のスライドから）

　次は電源ネットワーク（PDN：Power Delivery Network）のインピーダンス（PDNインピーダンス）をシミュレーションした結果を示す。従来技術の電源ネットワークには2種類あり、1つはワイヤボンディング（ワイヤ長500μm）によってEICに電源を供給した構造、もう1つはシリコン貫通ビア（TSV：Through Silicon Via）によってEICに電源を供給した構造である。TSVの長さは100μmとした。

　PDNインピーダンスは最大値で比較した。　COUPEの最大インピーダンスはワイヤボンディングと比べて92％減少し、TSVと比べて51％減少した。COUPEはインピーダンスのピークが小さく、電源電圧を安定化できることが分かる。

送信ビット当たりの消費エネルギーを40％低減

　最後は送信ビット当たりの消費エネルギーである。伝送速度との関係を従来技術と比較した。同じ伝送速度だと従来技術に比べて消費エネルギーは40％減少し、同じ消費エネルギーだと従来技術に比べて伝送速度が1.7倍に向上する。

電気的な性能のシミュレーション結果（その2）。送信ビット当たりの消費エネルギーと伝送速度の関係［クリックで拡大］ 出所：TSMC（Hot Chips 33の講演「TSMC packaging technologies for chiplets and 3D」のスライドから）

⇒（次回に続く）

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