AMDが開発した第4世代「EPYC」プロセッサのメモリ構成：福田昭のデバイス通信（375）（2/2 ページ）

今回は、第4世代EPYCプロセッサのメモリ構成を簡単にご報告する。具体的には、メインメモリ（主記憶）を解説する。

[福田昭，EE Times Japan]

CPUコア内蔵ダイとメモリチャンネルを最大4つのグループに分割

　また第4世代EPYCでは、CPUコアとメモリチャンネルをグループ化することでメモリアクセスを最適化するオプション「NPS（Nodes Per Socket）」を備える。NPSには1、2、4のオプションがある。NPS1はグループ化していない状態で、CPUコアを内蔵するダイ（CCD）とメモリチャンネルを自由に接続する。

　NPS2は2つのグループに分けた状態である。12枚のCCDと12チャンネルのメモリを2つに分ける。入出力ダイのメモリチャンネルは6チャンネルずつ左右に分かれているので、左の6チャンネルに近い6枚のCCDで1つのグループを、右の6チャンネルに近い6枚のCCDでもう一つのグループを構成する。こうするとCCDからメモリコントローラーまでの平均的な距離が縮まり、信号伝送の遅延時間が短くなるとともに遅延のばらつきも減少する。

　さらにNPS4では、物理的な距離の近い3枚のCCDと3つのメモリチャンネルでグループを作る。信号伝送の平均的な遅延時間がさらに短くなり、遅延のばらつきが減る。この結果、メモリアクセスの実効的な高速化に寄与する。

CPUコアとメモリチャンネルをグループ化する「NPS（Nodes Per Socket）」。CPUコア搭載ダイ（CCD）とIODを接続する12個の「GMI（Global Memory Interconnect）」コントローラーと、12個のメモリコントローラー「UMC（Universal Memory Controller）」を、物理的な距離の長短によって最大で4つのグループに分ける。「NPS4」だと、距離の近い3つのGMIと3つのUMCが一つのグループを作る［クリックで拡大］ 出所：AMD

主記憶（メインメモリ）の帯域幅は前世代の2.3倍に拡大

　AMDは第4世代EPYCの主記憶性能を、第3世代EPYCと比較した結果も示した。主記憶の帯域幅は平均で356Gバイト/秒に達する。第3世代EPYCの2.3倍と広い。シングルランクとデュアルランクの帯域幅の違いは、平均で4.5％と大きく縮まった。第3世代EPYCのDIMMでは平均で25％の性能差があった。

　またメモリアクセスのレイテンシ（遅延時間）は、集積規模が拡大したにもかかわらず、第3世代EPYCと比べて13ナノ秒前後（12％前後）の増加で済んだ。

第4世代EPYCの主記憶性能と、第3世代EPYCの主記憶性能の比較。上から「データ転送速度（帯域幅）」「シングルランクとデュアルランクの帯域幅の違い」「アクセス遅延（レイテンシ）の違い」［クリックで拡大］ 出所：AMD

⇒（次回に続く）

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