プリント基板に半導体チップを埋め込む部品内蔵基板：福田昭のデバイス通信（437） 2022年度版実装技術ロードマップ（61）（2/2 ページ）

今回は、FO-WLP（Fan Out-Wafer Level Package）のロードマップと、FO-PLP（Fan Out-Panel Level Package）の一種ともみなせる部品内蔵基板について解説する。

[福田昭，EE Times Japan]

プリプレグと銅箔の組み合わせで部品内蔵基板を作成

　代表的な部品内蔵基板（パッケージ）は、多層プリント基板の素材であるプリプレグ（樹脂シート）を複数枚積層したコアと、コアの両面に形成した銅箔（Cu箔）によって構成される。組み立て工程を以下に説明しよう。「チップファースト」「フェースダウン」の工程である。

　回路形成と銅（Cu）バンプ形成を完了したシリコンウエハーを目的の厚みまで裏面研削し、それから個々のシリコンダイに分離する（個片化）。キャリアは厚い銅箔（Cu）である。厚いCu箔の上に薄いCu箔（配線形成用）を積層する。それから非導電フィルム（NCF：Non Conductive Film）を薄いCu箔表面の一部に載せ、その上にシリコンダイをマウントする。

　次に、シリコンダイに当たる部分にあらかじめ穴を開けてあるプリプレグを複数枚、Cuキャリアに載せてプレスし、最上層を平坦（平たん）化（研削）する。プリプレグの最上層に、配線用の薄いCu箔とキャリア用の厚いCu箔を貼り合わせる。なお薄いCu箔の厚みは18μm以下である。

　それから、シリコンダイの回路側（フェース側）のキャリア用Cu箔をはく離し、レーザードリルによってシリコンダイとCuバンプの領域、両面貫通ビア領域の薄いCu箔に穴を開ける。CuめっきによってCuバンプとCu箔を接続するとともに貫通ビアをCuで埋める。

　続いてシリコンダイの裏面側のキャリア用Cu箔をはく離し、配線層を形成する。さらにソルダーレジスト（保護膜を兼ねる）を形成し、はんだボール（外部電極）を搭載する。最後に、基板を個々のパッケージに分割する（個片化）。

代表的な部品内蔵基板（パッケージ）の構造と組み立て工程［クリックで拡大］ 出所：JEITA　Jisso技術ロードマップ専門委員会（2022年7月7日に開催された完成報告会のスライド）

　上記の部品内蔵基板では、配線の線幅と間隔は最短25μm/25μmとFO-WLPの最短10μm/10μmに比べて広い。シリコンダイのパッド（バンプ）ピッチは150μm以上、厚み（裏面研削後）は100μm〜400μmである。

ガラス・エポキシ基板とガラスキャリアで微細な配線を実現

　FO-WLPと同様に、部品内蔵基板でも微細な配線を形成可能な組み立てプロセスが存在する。以下に工程を説明しよう。「チップファースト」「フェースダウン」の工程である。

　シリコンダイは銅（Cu）バンプ形成と裏面研削を完了後のウエハーから、個々に切り出す（個片化）。コアとなるプリント基板は大きさが500mm×400mm程度のガラス・エポキシ（ガラエポ）基板である。シリコンダイを載せる部分には、あらかじめ開口部（キャビティ）を作ってある。仮置き材（基板）とガラエポ基板を貼り合わせたコアのキャビティに、シリコンダイをフェースダウンで搭載する。続いてシリコンダイの側面と裏面を誘電体材料によって埋め込み、シリコンダイを固定する。

　次にガラス製のキャリアを裏面に貼り付ける。ガラスを使うのは微細配線を形成可能な平坦度を確保するためである。キャリアを利用してシリコンダイの表面側に再配線層（RDL）を形成する。配線の線幅と間隔は2〜5μm/2〜5μmとかなり狭い。

　RDLの誘電体層（絶縁層）にはポリイミドではなく、フェノール系樹脂を使う。ポリイミドは硬化収縮率が30％前後と大きく、反りの問題が発生する懸念が大きい。フェノール系樹脂は硬化収縮率が10％前後と小さく、反りの懸念が少ない。

　RDLの形成後はキャリアをはく離し、はんだボールをRDLの上に搭載する。最後にガラエポ基板を個々のパッケージに分割する（個片化）。

微細配線を作り込んだ部品内蔵基板（FO-PLP）の組み立て工程［クリックで拡大］ 出所：JEITA　Jisso技術ロードマップ専門委員会（2022年7月7日に開催された完成報告会のスライド）

⇒（次回に続く）

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