「UCIe 2.0」の登場で3Dチップレットは加速するか：SiPの試験やデバックも容易に（2/2 ページ）

Universal Chiplet Interconnect Express（UCIe）が、「UCIe 2.0」をリリースした。新たに3Dパッケージングもサポートされる。コンセプト自体は古くから存在するチップレットだが、ここ数年で、標準規格やツールなどが整ってきた。

[Gary Hilson，EE Times]

ハイブリッドボンディングへの移行がトレンドに

　Das Sharma氏は、「チップレットの3Dトレンドの一つはハイブリッドボンディングへの移行で、これはより主流になりつつあり、チップレット間のバンプピッチの積極的な微細化を可能にしている」と付け加えた。3Dインターコネクトではチップレット間の距離がほぼなくなるため、相互運用性は同じバンプピッチに制限する必要がある。

　「UCIe-3D」は、10〜25μmから1μm以下のバンプピッチのハイブリッドボンディングに最適化されており、柔軟性と拡張性を提供する。

　Das Sharma氏は、「インターコネクトの距離が短いことは電力効率に影響する」と述べる。「チップレット内でも寄生がないため、電力が大幅に低くなる。非常にシンプルな回路だ」（同氏）

　Das Sharma氏は、「UCIeは、PCI ExpressやEthernetなど、より成熟したインターコネクトが歩んできた道をたどって、電力効率を最適化しながら2桁の改善を達成することで、帯域幅密度の向上を目指している」と述べる。

　「セキュリティ面では、UCIe 2.0は、マネジメントディレクターがRoot of Trust（信頼の根源）として機能する、ハブアンドスポークモデルを採用している。パッケージレベルでセキュリティを強化している」と同氏は付け加えた。

規格やツールがそろい始めたチップレット

　チップレット技術は新しいものではないが、ベストプラクティスや標準規格、実装するためのツールの必要性が高まったのはここ数年のことである。2022年後半に、シリコンバレーのスタートアップ企業であるEliyanがステルスモードから脱却し、より効率的なパッケージング手法を提供した。同社の「Bunch of Wires（BoW）」チップレットシステムは、標準的なパッケージングを使用して、高度なパッケージング技術を適用したダイツーダイ実装と同様の帯域幅と電力効率、レイテンシを実現することを目指している。

Eliyanの「BoW」チップレットシステムは、ダイツーダイの実装と同様の帯域幅、電力効率、レイテンシを実現することを目指している［クリックで拡大］ 出所：Eliyan

　さらに2024年6月には、同じくチップレット技術を手掛けるスタートアップBaya Systemsがステルスモードから脱却し、チップレット設計の複雑さを解消するための支援を行っている。Baya Systemsのアルゴリズム駆動型システムアーキテクチャプラットフォーム「WeaverPro」は、スケーラブルなIP（Intellectrual Property）およびキャッシュファブリックである「Weave IP」と組み合わせることで、データ駆動型設計と最適化を通じてチップレットアーキテクチャを構築する全てのステップを統合し、チップレットの分析、設計、展開を加速する。

　Das Sharma氏は、「UCIe 2.0は、PCIeやNVMeなどのより成熟したインターコネクトプロトコルに倣って、1.0仕様リリースとの下位互換性を目指す」と述べている。

　これらの成熟したインターコネクトプロトコルは3年周期で更新されていて、短期間に3つのバージョンが登場したインターコネクト規格「Compute Express Link（CXL）」でさえ、今後は同じパターンをたどる可能性が高い。ただし、「UCIeがどのように落ち着くかは定かではない」とDas Sharma氏は述べている。

　「新しいバージョンの多くのワーキンググループには、やるべきことがたくさんある。現時点では、本当にエキサイティングな使用モデルや解決しなければならないことが山ほどある」（同氏）

【翻訳：滝本麻貴、編集：EE Times Japan】