新方式のAIプロセッサ、開発コストを40分の1に削減：VIA配線1層でカスタマイズ

東京大学の研究グループは、開発コストを従来の40分の1に削減しながら、高い電力効率を実現した「ストラクチャードASIC型AIプロセッサ」を開発したと発表した。

[馬本隆綱，EE Times Japan]

FPGAと比較して8.4倍も高い電力効率を実現

　東京大学大学院工学系研究科の小菅敦丈講師、Jaewon Shin大学院生、濱田基嗣特任教授らによる研究グループは2025年2月、開発コストを従来の40分の1に削減しながら、高い電力効率を実現した「ストラクチャードASIC型AIプロセッサ」を開発したと発表した。

　開発したAIプロセッサは、ストラクチャードASIC技術を応用した。演算回路と配線をあらかじめ実装したベースチップを上層配線の途中まで製造しておき、VIA配線1層のみで特定のAI処理に適したAIプロセッサ回路を構成する「ビアプログラマブルニューロンアレイ」技術を開発した。

　これまでは、AIプロセッサを製造するために数十枚のフォトマスクが必要となっていた。今回開発した技術を用いれば、配線のカスタマイズをVIA配線1層のみで行うことができる。このため用意するフォトマスクは1枚で済むことから、フォトマスクの開発費を大幅に抑えることができるという。

　また、回路と信号配線を時分割で再利用し回路面積を削減する「ビットニューロン順次回路」技術や、高い精度を保ちながら深層ニューラルネットワークの重み係数を16ビットから3値（＋1、−1、0）に削減した「関数選択的非線形ニューラルネットワーク」技術なども開発した。重み係数を3値にすることで必要となる信号配線本数を削減した。

　これらの技術を組み合わせることで、信号配線本数を1024分の1に減らし省面積化を実現。10mm²以下という小さな回路面積でストラクチャードASICにAI機能を実装することに成功した。

開発した新規AIプロセッサの概要［クリックで拡大］出所：東京大学

　さらに、任意の深層ニューラルネットワークを入力として受け取り、VIAの配置情報に半自動で変換し半導体設計図面に仕立て上げる「VIAコンパイル」技術も開発した。設計技術者の開発負荷を軽減でき、開発コストの節減にもつながるとみている。

　研究グループは、40nmのCMOSプロセスを用い、外形寸法が3×3mmのチップを試作しその特性を評価した。この結果、電源電圧0.5V時に深層ニューラルネットワーク全体で電力効率が2.2TOPS/Wとなった。この値は、FPGAに比べて8.4倍も高い電力効率だという。

試作したチップの外観と性能評価のデータ［クリックで拡大］出所：東京大学