AI/HPCシステムのメモリ/ストレージ階層とHBMの高性能化：福田昭のデバイス通信（510） TSMCが解説する最新のパッケージング技術（7）（2/2 ページ）

「IEDM 2025」におけるTSMCの講演内容を紹介する。今回は「（2）Memory bandwidth scalability（メモリ入出力帯域幅の拡張性）」を取り上げる。

[福田昭，EE Times Japan]

過去11年でHBMの記憶容量は6倍、帯域幅は9.8倍に

　ここからは、ハイエンドAI／HPCシステムの主記憶であるHBMを解説しよう。HBMの基本的な考え方は、入出力信号のバス幅を広くすることで高い帯域幅を確保すること、専用のDRAMダイを垂直方向に積み重ねることで記憶容量を大きくすることにある。バス幅は1024ビット（物理的には1024本の入出力電極）と極めて広い。入出力電極1本のデータ転送速度（ビット/秒）に対し、バイト換算の帯域幅（バイト/秒）は128倍に達する。

　1個のHBMモジュールは、最下層のロジックダイ（「ベースダイ」）と、その上に積み重ねる専用DRAMダイ（「コアダイ」）で構成する。コアダイの積層枚数は当初、4枚あるいは8枚だった（HBM1世代とHBM2世代、HBM2E世代）。その後は8枚あるいは12枚（HBM3世代とHBM3E世代）、12枚あるいは16枚（HBM4世代）と積層枚数を増やしてきた。並行してコアダイの記憶容量を拡大しており、モジュール当たりの記憶容量は当初のHBM1／2世代の最大8Gバイトから、最新のHBM4世代では最大48Gバイトと6倍に増加している。

　また入出力電極当たりのデータ転送速度は第1世代のHBM1で2Gビット/秒だったのが、最新世代のHBM4では5倍の10Gビット/秒に向上した。さらにHBM4世代ではバス幅をそれまでの2倍である2048ビット（物理的には2048本の入出力電極）に拡大した。このバス幅拡大などによって帯域幅は最大で前世代のHBM3Eから2.5倍に高めている。

HBM（High Bandwidth Memory）の開発ロードマップ。最新世代は「HBM4」である。「HBM4E」以降は推定。［クリックで拡大］ 出所：TSMC（IEDM 2025のショートコース（番号SC1-5）で公表された講演スライドから）

HBM（High Bandwidth Memory）の帯域幅拡張手法。入出力電極当たりのデータ転送速度を高める、電極ピッチを狭める、電源電圧を下げる、入出力電極数を増やすといった要素技術を駆使する［クリックで拡大］ 出所：TSMC（IEDM 2025のショートコース（番号SC1-5）で公表された講演スライドから）

　パッケージング技術におけるHBMの特徴は、コアダイとロジックダイにシリコン貫通電極（TSV：Through Silicon Via）を設けたことだろう。軽く1000本を超えるTSVがダイを貫通する。HBMモジュールの断面構造図を見ると、TSVの位置はいずれも中央にある。これは偶然ではない。

　国際学会で発表されたHBMダイのレイアウト図面では、TSV領域は中央にあり、その周辺には配線しかない。トランジスタや受動素子などは少し離れてレイアウトしてある。これはTSVによる歪みの影響を緩和するためだ。TSVはダイ間の接続距離を極限まで短くできるものの、シリコン面積の効率（記憶密度）は良くない。HBMモジュールは供給可能なベンダーが限られていることから、低くないコストを上回る価格で取引きされている。売り上げと利益への貢献度は高い。

（次回に続く）

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