「半導体業界は黄金期」 TSMCが語る最新ロードマップ：「A13」「A12」を29年量産へ（3/3 ページ）

TSMCは、顧客向け技術イベントで最新のテクノロジーロードマップについて説明した。2028年に第2世代GAAナノシート技術「A14」、2029年に「A13」「A12」の量産を予定するほか、「CoWoS」「SoIC」などのパッケージング技術の開発も加速する。

[浅井涼，EE Times Japan]

「トランジスタだけでは足りない」3D集積と光接続も進化

　先端プロセスの開発を続ける一方、Zhang氏は「トランジスタだけでは十分ではない」と強調した。AI向けシステムの演算性能を高めるには、ロジック半導体の微細化に加え、複数のロジックダイや広帯域メモリ（HBM）を高密度に統合する技術が重要になるからだ。

　TSMCは、2.5次元（2.5D）集積技術「CoWoS（Chip-on-Wafer-on-Substrate）」を継続的に大型化する。2026年には、歩留まり98％超を実現した5.5レチクルサイズのCoWoSを量産する。2028年には20基の広帯域メモリ（HBM）を搭載する14レチクルサイズ、2029年には24基のHBMを搭載する14レチクル超サイズを量産する計画だ。

「CoWoS」の進化［クリックで拡大］ 出所：TSMC

　3次元（3D）集積技術「SoIC（System on Integrated Chips）」では、2028年に6μmのボンドピッチでN2世代のロジック同士を積層する「N2-on-N2」、2029年には4.5μmのボンドピッチでA14世代を積層する「A14-on-A14」を量産する。SoICは、CoWoSと比べて接続密度を56倍、電力効率を5倍に高められるという。

　チップ間接続については、従来の銅配線から光接続への移行を進める。シリコンフォトニクス技術「COUPE（Compact Universal Photonic Engine）」を用いたCPO（Co-Packaged Optics）は、基板上に搭載した場合、銅配線と比べて電力効率を4倍に高め、遅延を10分の1に低減する。光エンジンをインターポーザー上に配置すれば、電力効率は10倍、遅延は20分の1になるという。COUPEを採用した200Gビット/秒（Gbps）のマイクロリング変調器は、2026年に量産を開始する予定だ。

「COUPE」による性能向上［クリックで拡大］ 出所：TSMC

150兆米ドルのGDPを支える半導体市場　生産能力拡大で対応

　TSMCは技術開発と同時に、生産能力も拡大する。N2とA16の生産能力は2026〜2028年に年平均成長率（CAGR）70％で拡大する見通しだ。CoWoSとSoICの生産能力は2022〜2027年にCAGR 80％以上で拡大している。Zhang氏は「AI需要は顧客にとって一生に一度というレベルのチャンスだ。できることは全て行い、キャパシティーを拡大している」と述べ、先端ロジックとパッケージングの双方で供給能力を増強する方針を示した。

　Zhang氏は「1兆5000億米ドルの半導体市場は、4兆米ドルのエレクトロニクス産業の土台になる。これはさらに15兆米ドル以上のIT産業になり、150兆米ドルのGDPを生み出す」として、「素晴らしいAIの未来を人類のために作っていきたい。最良の日々はまだこの先にある」と強調した。