Intelの高性能・高密度パッケージング技術「EMIB」の概要：福田昭のデバイス通信（109） TSMCが解説する最先端パッケージング技術（8）

今回は、Intelが開発した2.nD（2.n次元）のパッケージング技術「EMIB（Embedded Multi-die Interconnect Bridge）」を解説する。EMIBではシリコンインターポーザの代わりに「シリコンブリッジ」を使う。その利点とは何だろうか。

[福田昭，EE Times Japan]

Intelの大規模FPGA製品にEMIB技術を採用

　2016年12月に開催された国際学会IEDMのショートコース講演（技術解説講演）から、「システム集積化に向けた最先端パッケージング技術（Advanced Packaging Technologies for System Integration）」と題する講演の概要をシリーズでご紹介している。講演者はシリコンファウンドリー最大手のTSMCでシニアディレクターを務めるDouglas Yu氏である。なお講演内容だけでは説明が不十分なところがあるので、本シリーズでは読者の理解を助けるために、Yu氏の講演内容を筆者が適宜、補足している。あらかじめご了承されたい。

　前回は、CoWoS（Chip on Wafer on Substrate）技術を含めた、シリコンインターポーザ技術のパッケージを製品化した事例をご報告した。今回は、Intelが開発した、2.nD（2.n次元）の高性能・高密度パッケージング技術「EMIB（Embedded Multi-die Interconnect Bridge）」の概要を説明する。

　EMIBは、小さなシリコン基板に形成した微細な高密度配線を介することで、隣接するシリコンダイを近接搭載するパッケージング技術で、Intelが2015年12月に買収を完了したAlteraの、ハイエンドFPGA「Stratix 10 SoC」シリーズに採用した（現在の製品ブランドは「Intel FPGA」）。またIntelは、シリコンファウンドリー事業の一環として、EMIB技術によるパッケージング・サービスを提供している。

小さなシリコン基板によって隣接するシリコンダイを近接して搭載

　EMIB技術では、シリコンインターポーザを使わない。その代わりに、「シリコンブリッジ（silicon bridge）」と呼ぶ、小さなシリコン基板をパッケージの樹脂基板に埋め込む。シリコンブリッジの表面に微細かつ高密度な配線を形成することで、隣り合うシリコンダイをギリギリまで近づけてパッケージ基板に搭載できるようにする。

　シリコンブリッジを使うことの利点は、シリコンインターポーザ技術に比べると追加するシリコンの面積が小さくて済むことだ。これは追加コストの抑制につながる。またシリコンダイの数が増えたときでも、シリコンブリッジの数を増やして対応するので、コストがあまり増加しない。シリコンインターポーザ技術ではシリコンダイの数が増えると、インターポーザのシリコン面積が巨大になり、コストが急激に増加するという弱点がある。

　シリコンブリッジはまた、シリコン貫通ビア（TSV: Through Silicon Via）を形成しない。このことも、TSVを使うシリコンインターポーザに比べ、追加コストの削減につながる。

Intelが開発した高性能・高密度パッケージング技術「EMIB（Embedded Multi-die Interconnect Bridge）」の断面構造（クリックで拡大） 出典：TSMC

シリコンブリッジに微細かつ高密度な4層配線を形成

　国際学会でIntelが発表したEMIB技術によると、シリコンブリッジには4層の配線と1層のパッドを形成する。配線の幅と間隔は2μmと細い。配線間を接続するビアの直径は2μmとこれも小さい。

　シリコンブリッジにはシリコンダイの種類に応じて、さまざまな大きさのパッドとバンプを形成する。バンプの大きさ（直径）は50μm〜100μm程度とみられる。

EMIB技術によって試作したパッケージ断面の一部を拡大した写真（上）と、シリコンブリッジの表面に形成したバンプ（下） （クリックで拡大） 出典：TSMC

（次回に続く）

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