モノリシック3D IC、将来有望ながら課題は山積：実用化に近いデモもない？（2/2 ページ）

半導体チップの高速化や小型化を実現する技術として研究開発が続けられているモノリシック3D（3次元） ICだが、数多くの難しい課題が残っているようだ。

[Rick Merritt，EE Times]

M3Dに似た技術の模索

　CEA-Letiをはじめ、さまざまな企業が、M3Dを適用してロジックとメモリを接続した業界初となるシリコンの実用化の例として、ソニーのCMOSイメージセンサーを挙げている。ソニーは2017年1月に、Samsung Electronicsとの協業により、3層積層技術に関する論文を発表した。Samsungは最近、「将来的には、3D NAND型フラッシュメモリチップに周辺回路を集積する予定だ」と述べており、M3Dとよく似た手法を提案している。

　CEA-Letiは現在、Cool Cube技術をさらに推進すべく、マルチプロジェクトウエハー（MPW）向けプロセス開発ツール（PDK：Process Development Kit）を手掛けているところだ。2018年後半には、パートナー企業が技術試験を実施できるようになる込みだという。また、「Chip on Wafer（CoW）」や「Wafer on Wafer（WoW）」などの積層技術についても、一部取り組みを進めているという。

　CEA-Letiは、2×10⁷vias/mm²を積層するCool Cube技術を披露した。また、温度の問題への対応や、正確な配列を実現するCool Cube構造について、その取り組みの成果を発表した。CEA-Letiのセクションマネジャーを務めるOlivier Faynot氏は、「われわれとしては、Cool Cube技術を適用した製造は可能だと確信している」と述べている。

　Or-Bach氏は、既存の製造技術を組み合わせることにより、少なくとも4つのデバイスを比較的低コストで積層することが可能だとするアイデアを披露している。同氏は、SiGe（シリコンゲルマニウム）のガイドレイヤーを使用して、研削加工でコンポーネントを切り離し、向かい合わせて固定するという手法について発表した。SiGeガイドレイヤーは、後からエッチング除去されるという。

　Or-Bach氏の手法の要素の1つとなっているのが、許容誤差50nm未満での配列が可能な既存のボンダーである。同氏は、「1つのダイ上にメモリと周辺回路を集積するDRAMを構築する際に、私が発表したコンセプトを適用することができるだろう」と提案している。

Zvi Or-Back氏は、同氏が提案するM3D技術の概要を教えてくれた 出典：MonolithIC 3D

　Qualcomm ResearchのシニアディレクターであるYang Du氏は、「M3Dは、幅広い種類の製品に適用することが可能だ。メモリアレイと複数の積層ユニットアレイとを組み合わせることにより、理想的なニューラルネットワークアクセラレーターを実現することができる」と述べ、イベントの他の登壇者たちとの間でその適用例を共有した。

いかに多くのEDAベンダーを引き込めるか

　短期的に最大の障壁の1つとなっているのが、いかに多くのEDAベンダーを取り組みに参加させるかという点だ。Mentor Graphicsの代表者が、M3D構造の寄生素子抽出と検証に関する初期段階の取り組みについて説明している。QualcommとARMは、M3D設計ツールの開発において、ジョージア工科大学（Georgia Institute of Technology）などの大学と協業しているという。

　ARM Researchの代表者であるMudit Bhargava氏は、「この先、まだ道のりは長い。今のところ、非常に有望な微粒子3D技術を確立することはできたが、難しい課題は数多く残っている」と述べている。

Qualcommが描くM3Dへのロードマップ（クリックで拡大） 出典：Qualcomm

【翻訳：田中留美、編集：EE Times Japan】