シリコンフォトニクスの技術開発ロードマップ：福田昭のデバイス通信（144） imecが語る最新のシリコンフォトニクス技術（4）（2/2 ページ）

今回は、シリコンフォトニクスの技術開発ロードマップを解説する。シリコンフォトニクスの性能向上とコストを、16／14nmから5nm、3nmの技術ノードに沿って見ていこう。

[福田昭，EE Times Japan]

16／14nmノードから7nmノードで光伝送の帯域幅は4倍に増加

　16／14nmのCMOS技術ノードは、光ファイバー伝送や光エレクトロニクスなどの世界では、現行世代である。光送受信モジュールの帯域幅は400Gbps。光伝送の最短距離は10m以上あり、データセンターではラック間の信号伝送を担う。光伝送のエネルギーは1ビット当たり5pJ以下である。伝送コストの目標値はGビット/秒当たりで数米ドルだ。

　ホストとなるCMOSロジックの帯域幅は6.4Tbps、単一チャンネル当たりの伝送速度（ボーレート）は50Gボーである。

　これが次世代（導入時期は2020年と推定）の10nmノードになると、光送受信モジュールの帯域幅が800Gbpsに向上する。世代ごとに帯域幅を約2倍にしていくというのが、基本的なロードマップである。光伝送の最短距離は50cmに縮まる。データセンターではラック内の信号伝送（ボード間の信号伝送）にも、光ファイバー伝送が使われるようになる。伝送コストの目標値はGビット/秒当たりで1米ドル以下とかなり厳しい。

　次々世代（導入時期は2022年と推定）の7nmノードでは、光送受信モジュールの帯域幅は1.6Tbpsとさらに2倍に増える。光伝送の最短距離は5cmとさらに縮まる。ボード内の信号伝送（半導体パッケージ間の信号伝送）にも、光ファイバー伝送が使われ始める。光伝送のエネルギーは1ビット当たり1pJ以下で、16／14nmノードの5分の1に下がる。

　ホストとなるCMOSロジックの帯域幅は25.6Tbpsに高まる。しかし7nmノードにおける単一チャンネル当たりの伝送速度（ボーレート）は50Gボー〜100Gボーであり、16／14nmノードとあまり変わらない。CMOSロジックのトランジスタ技術がFinFETに変わったことで、微細化によるトランジスタの動作速度の向上がそれほど見込めなくなる。これがボーレートが上がらない理由だ。

16／14nmノードから7nmノードまでのシリコンフォトニクス技術ロードマップ。出典：imec（クリックで拡大）

伝送帯域向上の極限を目指す5nmノードと3nmノード

　さらに先の技術ノードも見ていこう。5nmノード（導入時期は2024年と推定）になると、光送受信モジュールの帯域幅は3.2Tbpsに高まる。光伝送の最短距離は5mmとなり、パッケージ内の信号伝送（半導体ダイ間の信号伝送）にも光伝送が混じってくる。光伝送のエネルギーは1ビット当たり0.5pJ（500fJ）以下、伝送コストの目標値はTビット/秒当たりで数十米ドルとなる。

　そして3nmノード（導入時期は2026年と推定）では、光送受信モジュールの帯域幅は6.4Tbpsに達する。光伝送の最短距離は1mmとなり、ついに半導体ダイ内部の信号伝送（グローバル配線）にも光伝送が使われ始める。光伝送のエネルギーは1ビット当たり0.25pJ（250fJ）以下、伝送コストの目標値はTビット/秒当たりで数米ドルにまで下がる。

5nmノードと3nmノードのシリコンフォトニクス技術ロードマップ。出典：imec（クリックで拡大）

　以上はかなりアグレッシブなロードマップであり、技術的な障壁は低くない。既に述べたトランジスタの動作速度のほかに、電力伝送の効率（光伝送による電力損失）や高温動作、低コストの光ファイバー接続、半導体レーザーの集積化などが課題となるだろう。

（次回に続く）

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