AMDが開発した「Zen4」CPUダイのメモリ構成：福田昭のデバイス通信（374）（2/2 ページ）

今回は「Zen4」コアを内蔵するダイ（CCD：Core Complex Die）のメモリ構成をご紹介する。

[福田昭，EE Times Japan]

EPYCプロセッサの3次キャッシュ容量は前世代の1.5倍に拡大

　3次キャッシュ（L3キャッシュ）あるいはラストレベルキャッシュ（LLC）は、CCDの各CPUコアが共有するシェアードキャッシュである。CPUコア当たりの記憶容量は4Mバイトで、Zen3と変わらない。CCDはZen3とZen4ともに8個のCPUコアを搭載する。このため、CCDが内蔵する3次キャッシュの記憶容量は32Mバイトのままである。

Zen4プロセッサの3次キャッシュ（ラストレベルキャッシュ）は各CPUコアが共有する。記憶容量はCPUコア当たりで4Mバイトであり、全体では32Mバイトとなる。なお「CCX（Core Complex）」はCPUコアと2次キャッシュ、3次キャッシュをまとめたマクロ（IP）を意味する。外部とやりとりする入出力回路をCCXに加えたシリコンダイ（ミニダイあるいはチップレット）が「CCD（Core Complex Die）」である［クリックで拡大］ 出所：AMD

　ただし第4世代EPYCは1個のプロセッサが最大で12枚のCCDを搭載する。第3世代EPYCが最大で8枚であったから、プロセッサが搭載可能な3次キャッシュの記憶容量は第3世代EPYCの256Mバイトから、第4世代EPYCでは384Mバイトと1.5倍に拡大した。

サーバ用プロセッサ「EPYC」の世代別概要。左端が第1世代。カッコ内は開発コード名。その右が第2世代、さらにその右が第3世代と進む。右端が第4世代［クリックで拡大］ 出所：AMD

　なお前世代（第3世代）のEPYCプロセッサは、CCD当たりの3次キャッシュをシリコンダイ積層技術によって96Mバイトに拡大できた。CCDと、64Mバイトの3次キャッシュダイをハイブリッド接合技術によって積層する。AMDはこの技術を「3D V-Cache」と呼んでいる。この技術を採用した第3世代EPYCプロセッサは最大で768Mバイトと巨大な3次キャッシュを備える。

64Mバイトの3次キャッシュダイをハイブリッド接合技術によってCCDと積層する「3D V-Cache」の構造図［クリックで拡大］ 出所：AMDが2021年8月22日に国際学会「Hot Chips 33」のチュートリアルセッションで発表したスライド

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