パッケージのサイズからは判別不能 「シリコン面積比率」が示す高密度実装：この10年で起こったこと、次の10年で起こること（79）（3/3 ページ）

近年、半導体ではパッケージの高密度化が進んでいる。パッケージのサイズからは、搭載されているシリコンの“総面積”は分からない。今回は、2023年に登場した話題のプロセッサを、「パッケージ面積に対するシリコン面積の比率」という観点で見てみよう。

[清水洋治（テカナリエ），EE Times Japan]

モバイルチップ並みの高いシリコン比率を持つNVIDIA「H100」

　図3はNVIDIAの「H100」（80GB版）の様子である。詳細はぜひ、有償のテカナリエレポートで見ていただきたい。内部には48個ものシリコンが入っている。上記と同じ基準で算出したシリコン比率は、2.24となっている。モバイルチップであるA17 Pro並みの高いシリコン比率を実現していることが分かる。メモリの積層とシリコンインターポーザーが高いシリコン比率に結びついているわけだが、今後メモリ容量（積層）が増えていくとモバイル超えのシリコン比率になっていくことは間違いないものと思われる。

図3　NVIDIAの「H100」（80GB版）のシリコン数［クリックで拡大］ 出所：テカナリエレポート

IntelとAMDのチップのシリコン比率は？

　図4は、2023年に発売されたIntelの最上位チップ「Xeon w9-3495X」の様子である。4つのプロセッサを組み合わせ、各プロセッサを接続する部分シリコンインターポーザー、FPGAを搭載した構成となっている。シリコンは15個、シリコン比率は0.41となっている。一部シリコンインターポーザーで積層されている場所もあるが大半は平置き。シリコン比率はメモリを内蔵するA17、M3、H100に比べて1桁小さいものとなっている。シリコン効率は低い。

図4　Intel「Xeon w9-3495X」のシリコン数［クリックで拡大］ 出所：テカナリエレポート

　図5は、2022年末に発売されたAMDの「EPYC 9654P」である。13シリコン（CPUが12個、I/Oチップが1個）で構成されておりシリコン比率は0.23となっている。全シリコンが平置きのチップレットになっている。

図5　AMD「EPYC 9654P」のシリコン数［クリックで拡大］ 出所：テカナリエレポート

　表3は、今回報告した3チップの情報を含めた、代表的なプロセッサのシリコン数およびシリコン比率である。今後、チップレット化が進むと思われるが、シリコン使用の高効率化、高集積化を進める上で、メモリの取り込みや積層箇所の多用がより重要になっていくことは間違いないだろう。従来型はシリコン比率1を割っており（チップレットも平置きだけでは1を超えない）、高密度実装とは言えないものとなっている。現在も、多くの取り組みや研究が進められている（弊社も一部関与）。ぜひロジック系でも将来的にはシリコン比率3、4超えを目指していただきたい。

表3　AMD「EPYC 9654P」のシリコン数［クリックで拡大］ 出所：テカナリエレポート

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執筆：株式会社テカナリエ

　“Technology” “analyze” “everything“を組み合わせた造語を会社名とする。あらゆるものを分解してシステム構造やトレンドなどを解説するテカナリエレポートを毎週2レポート発行する。会社メンバーは長年にわたる半導体の開発・設計を経験に持ち、マーケット活動なども豊富。チップの解説から設計コンサルタントまでを行う。

　百聞は一見にしかずをモットーに年間300製品を分解、データに基づいた市場理解を推し進めている。