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TSMCのCoWoSに「弱点」　HBM実装でIntelに商機か：米アナリストの見解（3/3 ページ）

» 2026年08月27日 15時30分公開

TSMCはCoWoS-Lで対抗

　Counterpointは「TSMCは競争力を維持すべく、CoWoSの改良を進めている」とする。

　Counterpointのレポートによると、CoWoS-LはアーキテクチャとしてはEMIBによく似ていて、局所的に配置した小型シリコンブリッジを使って、高密度のダイ間配線を実現する。IntelはEMIBブリッジを有機基板のキャビティ内部に直接組み込む。一方、TSMCはインテグレーションブリッジを、シリコンウエハー層に形成した中間の再配線層（RDL）に組み込んだ後、基板に取り付けるという。

「CoWoS-L」の構造［クリックで拡大］出所：TSMC

　アナリストのMike Demler氏はEE Timesの取材に対し、「TSMCのCoWoSプロセスは非常に高い歩留まりを実現しているとみている。新しいCoWoS-Lでは初期に歩留まり上の問題があった可能性があり、NVIDIAの『Vera Rubin』にも遅れが生じたとの報道があった。ただ、現在も歩留まり上の問題があるとは認識していない」と述べる。

　Demler氏は「Intelには、TSMCからAIチップ顧客を獲得する十分なチャンスがある」と述べる。

　「EMIBによってインターポーザーは不要になり、Intelの3Dチップスタッキング技術『Foveros』は、ダイスタッキングをはじめ、TSMCにはないさまざまな機能を提供する。少なくともIntelには、TSMCの生産能力不足を受けて、顧客を獲得するチャンスがある」（Demler氏）

　本記事掲載前の時点で、TSMCとIntelからの返答は得られなかった。

【翻訳：田中留美、編集：EE Times Japan】

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