プレーナ型NANDフラッシュの微細化の限界：メモリ各社の製品から探る（2/4 ページ）

[Kevin Gibb（TechInsights），EE Times]

ダブルパターニングの2つのアプローチ

　ダブルパターニング技術では、2種類のアプローチを適用することができる。LELE（Litho-Etch-Litho-Etch）方式のダブルパターニングは、論理プロセスに適用される場合が多い。もう1つのSADP（Self Aligned Double Patterning）方式は、メモリメーカーで採用されている。ただしこの方式は、 現行の16nmプロセス世代までのNANDフラッシュには効果的だったが、10nmクラスには適さない可能性がある。

　それでも今のところ、プレーナ型NANDフラッシュメモリを10nm世代まで微細化することが最も重要な課題だと考えられている。このため、3D NANDフラッシュメモリの開発に向けた取り組みが加速する結果となった。図1では、完全を期すために、SamsungのV-NANDも示してある。また、東芝やSK-Hynix、Micronも近々、3D NAND製品を発表するとみられている。

　ダブルパターニングは、16nmプロセスのNANDフラッシュの製造に必須の技術になっている。メモリーメーカーは、アクティブコントロールゲートやフローティングゲート、ビット線パターニングにSADPを用いている。図2は、イニシャルパターンの作製から、側壁（サイドウォール）スペーサエッチングを経て、ダブルパターニングに至るまでの、SADPのフローについて図解している。

図2　SADPのフロー 出典：Wikipedia