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EUVリソグラフィを補完する自己組織化リソグラフィ：福田昭のデバイス通信（293） Intelが語るオンチップの多層配線技術（14）（2/2 ページ）

» 2020年12月25日 09時30分公開

[福田昭，EE Times Japan]

配線幅と配線端部のばらつきを減らす

　そこでEUVリソグラフィでレジストに平行配線群のパターンを形成したあとで、レジストを配線ではなく、DSAリソグラフィの下地層のパターン形成に使うことを考える。こうすると、例えばピッチが26nmの平行配線パターンを形成したときに、配線幅のばらつき（LWR）が2.2分の1（45％）に減らせるとする。

EUVリソグラフィにDSAリソグラフィを組み合わせることで、配線幅のばらつき（LWR）を45％（2.2分の1）に低減（配線ピッチは26nm）。左は配線ピッチとLWRの関係。右は26nmピッチの平行直線群を形成したパターンの観察像。出典：Intel（クリックで拡大）

　またDSAリソグラフィはEUVリソグラフィと組み合わせることで、基本ピッチ（×1ピッチ）と2倍ピッチ（×2ピッチ）の平行配線パターンを一括して作れるとした。例えばPMMA-b-PS-b-PMMAといった共重合高分子を使う。中央のPS部が長く、両端のPMMA部はPS部の半分と短い。直線状に伸びた共重合高分子は2倍ピッチ、真ん中で折り返した共重合高分子は基本ピッチの要素となる。

基本ピッチ（×1ピッチ）と2倍ピッチ（×2ピッチ）の平行配線パターンをEUVとDSAの組み合わせで形成する。左は原理図。直線状に伸びた共重合高分子は2倍ピッチ、真ん中で折り返した共重合高分子は基本ピッチのパターンとなる。右は試作したパターンの観察像。出典：Intel（クリックで拡大）

（次回に続く）

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