先端ロジック半導体のゲート絶縁膜を極限まで薄膜化、LSTC：2つの新技術を開発

技術研究組合最先端半導体技術センター（LSTC）は、2nm世代以降の先端ロジック半導体において、高速動作と低消費電力のバランスを最適化できる「ゲートスタック技術」を新たに開発した。

[馬本隆綱，EE Times Japan]

GAA構造トランジスタの微細化と動作条件の精密制御を可能に

　技術研究組合最先端半導体技術センター（LSTC）は2026年6月、2nm世代以降の先端ロジック半導体において、高速動作と低消費電力のバランスを最適化できる「ゲートスタック技術」を新たに開発したと発表した。

　AI技術の高度化に伴い、先端ロジック半導体にはさらなる高速化と低消費電力化が求められている。ところが、動作速度の向上と消費電力の低減はトレードオフの関係にあり、これまでの技術ではこれらを両立させることは極めて難しいといわれてきた。そこで注目されているのが、用途に合わせた動作条件の最適化である。

ゲートスタックの設計とトランジスタ特性の関係［クリックで拡大］ 出所：LSTC他

　LSTCは今回、先端ロジック半導体のゲートスタックに関連する2つの技術を新たに開発した。「最先端ロジック半導体向けのゲート絶縁膜を極限まで薄膜化する技術」と「精密なしきい値電圧の制御技術」である。

　高速化に直結するゲート絶縁膜の薄膜化について今回は、ドライプロセスによる製法を新たに適用した。減圧状態の酸素中における熱処理では、500℃および800℃というプロセス温度に対する酸素分圧を精密に制御した。この方法を用い、厚み約0.2nmの安定した界面層（SiO₂膜）を形成することに成功した。

　この方法だと、SiO₂膜の成長とエッチングを同時に行うことができる。このため、極めて薄い膜を高い制御性で形成できるという。この結果、ゲート絶縁膜の容量換算膜厚として、IRDSロードマップ2023年版に記載された目標値0.9nmを達成した。

新たに開発したゲート絶縁膜薄層化技術［クリックで拡大］ 出所：LSTC他

　2つ目の「しきい値電圧の制御」については、ダイポール層にチタン（Ti）酸化物を組み合わせることで分極効果を精密にできる技術を開発した。しきい値電圧は主にゲートスタックに用いる材料によって決まる。Ti酸化物は膜厚が増えてもしきい値電圧がほとんど変化しないという。

　そこで今回、ランタン（La）およびアルミニウム（Ai）にTiを添加した酸化物を、ダイポール層に用いた。この結果、0.2nmという膜厚であっても、しきい値の変化を小さく設定できることが分かった。膜厚0.2nmのLaとTiの酸化物、AlとTiの酸化物による容量換算膜厚への影響は無視できるレベルであった。

各種酸化物ダイポール層の膜厚としきい値電圧の関係性［クリックで拡大］ 出所：LSTC他

　LSTCは今後、GAA構造のトランジスタを300mmウエハーで試作できる産総研のパイロットラインで、開発した材料とプロセス技術を用いてトランジスタを試作し、素子性能を実証していく。

　今回の研究は、NEDO（新エネルギー・産業技術総合開発機構）が進める「ポスト5G情報通信システム基盤強化研究開発事業」における「Beyond 2nm世代向け半導体技術開発」に基づいたもので、LSTCの組合員である産業技術総合研究所（産総研）や物質・材料研究機構（NIMS）、東京大学、東京科学大学および、東京都市大学らが担当した。