強誘電体NANDの電源を大幅に下げる、次世代SSDの可能性を開く新技術：メモリ/ストレージ技術 SSD（2/2 ページ）

[前川慎光，EE Times Japan]

コラム：誤り訂正強度を状況に合わせる手法提案

　東京大学大学の竹内健氏の研究グループがIMW 2010で発表したメモリコントローラについてのタイトルは、「Post-manufacturing,17-times acceptable Raw Bit Error Rate Enhancement, Dynamic Codeword Transition ECC Scheme for Highly Reliable Solid-State Drives, SSDs」である。

　この発表の基本アイデアは、NAND型フラッシュメモリの状況に合わせて、ECC（Error Correcting Code：誤り訂正符号）による誤り訂正機能の強度を変えようというものだ。すなわち、NAND型フラッシュメモリを使い始めた当初の誤り率が低いとき（期間）には、ECC処理の強度を低くし、長期間使用するなどして誤り率が高まったときには、ECC処理の強度を高くする。

　具体的には、NAND型フラッシュメモリの書き換え回数やエラー回数といった指標を監視し、あらかじめ決めておいたしきい値を上回ったときにECCのコード長（codeword）を変える。

図A　ECC（誤り訂正符号）のコード長を変える手法を提案　NAND型フラッシュメモリの書き換え/消去回数に応じて、例えば、512バイトから32Kバイトまで段階的にECCのコード長を変える。そうすれば、NAND 型フラッシュメモリの誤り率が低い期間の消費電力や処理時間を減らせる。出典：東京大学竹内研究室

　このような仕組みをコントローラに実装すれば、特にNAND 型フラッシュメモリの誤り率が低い期間における、ECC処理ブロックでの消費電力や処理時間の低減が見込める（図A）。ECC処理が強力だと、許容できる誤りビットは増えるものの、消費電力や処理時間が増大してしまうからだ。信号処理技術に強みを持つベンチャー企業「シグリード」と共同で発表した。「この技術は、すぐにでも実装可能だ」（竹内氏）という。