Ge半導体で「電気が流れやすくなる」方法を開発：Ge CMOS回路の実現に向けて

産業技術総合研究所（産総研）と東北大学は、電極材料にテルル化ビスマス（Bi2Te3）を用い、この薄膜とn型Geを反応させることで、電子が流れやすい界面を形成することに成功した。エネルギー障壁をこれまでの約半分に低減できるという。

[馬本隆綱，EE Times Japan]

Ge（100）基板を用い、追加構造なしで界面の接触抵抗を大幅低減

　産業技術総合研究所（産総研）先端半導体研究センターの張文馨主任研究員と東北大学グリーン未来創造機構グリーンクロステック研究センターの齊藤雄太教授（大学院工学研究科兼務）らは2025年7月、電極材料にテルル化ビスマス（Bi₂Te₃）を用い、この薄膜とn型Geを反応させることで、電子が流れやすい界面を形成することに成功したと発表した。エネルギー障壁をこれまでの約半分に低減できるという。

　次世代の半導体材料としてゲルマニウム（Ge）が注目されている。従来のシリコン（Si）製造プロセスと高い互換性を有することから、採用するメリットは大きい。一方で、n型Geは金属電極との接合部分で高い接触抵抗を生じる。これが障壁となって十分な電流が流れないなど、高性能化に向けて課題もあった。

　そこで研究チームは、Geの上にBi₂Te₃薄膜を形成し、400℃で加熱した。これによって、滑らかで極めてきれいな界面を作製することに成功した。接合の過程でBi₂Te₃とGeが反応し、疑似ファンデルワールス結合が形成され高品質な界面が得られたという。

左はGe-Bi-Te電極とGe半導体断面の透過電子顕微鏡画像。右はその上下方向における元素分析結果［クリックで拡大］ 出所：東北大学

　具体的に、この界面ではGeの最表面に1層のテルル（Te）原子が並び、Geとビスマス（Bi）、Teが順番に重なる構造となった。しかも、界面部分に欠陥やダメージはほとんどなかった。そこで、作製した試料の電気的特性を測定したところ、エネルギー障壁は0.26eVであった。これまで報告された中で最も小さかった0.51eVに比べ約半分の値である。

　今回の実験では、従来のような追加構造を用いずに接触抵抗を大幅に低減できた。しかも、Ge表面の結晶方位が（100）という実用的な基板面を用い、極めて良好な電気特性を実現した。

左はさまざまな電極を用いた時の電流密度と印加した電圧の関係。右はエネルギー障壁の比較［クリックで拡大］ 出所：東北大学

　今後は、今回の研究成果を用いてトランジスタを試作し、実用化に向けた検証を行っていく。さらに、p型Geと組み合わせた「Ge CMOS回路」の開発にも取り組む考えである。