MRAMの3次元積層プロセス技術を開発：大容量化と高性能化を可能に（2/2 ページ）

[馬本隆綱，EE Times Japan]

5年以内には3次元積層MRAMの製品開発に着手へ

ウエハー裏面研削後のサンプル写真 出典：産総研他

　ウエハー裏面研削プロセスでは今回、研削と化学的エッチング技術を併用した。しかも機械的ダメージがTMR薄膜層に及ばないように加工条件を工夫した。これによって、TMR薄膜層を残しながら、ウエハーを完全に除去することができた。

　研究グループは、開発した3次元積層プロセスを用い、サイズが28〜65nmのMRAMデバイスを作製し、動作を確認した。この結果、読み出しや書き込みの性能は劣化しないことが分かった。STT-MRAMの性能指標となるデータ書き込み効率は「2」となった。ウエハー接合時の圧着荷重やウエハー裏面研磨時の摩擦など、さまざまなダメージ要因についても、MRAM動作には影響しないことが分かった。

　今回の研究では多結晶TMR薄膜を用いたが、機械的強度は単結晶TMR薄膜が強い。このため、今回開発した3次元積層プロセスを、そのまま単結晶TMR薄膜にも適用できるとみている。原子レベルでの薄膜平たん性や薄膜均質化による性能バラツキの排除、高性能な単結晶材料の使用などから、単結晶TMR薄膜を用いるメリットは大きいという。

　研究グループでは今後、2年以内に単結晶TMR薄膜とCMOSウエハーの3次元積層プロセスを確立し、5年以内をめどに3次元積層MRAMの製品開発に着手する予定だ。