数字で検証、インターコネクトIPを買うべき理由：クルマは自作しませんよね？（2/3 ページ）

[Kurt Shuler（Arteris IP），EE Times]

それはNoCインターコネクト

　では、これだけの時間と費用を節約してくれるIPとは何なのでしょう？　それはバスです。より厳密に言えば、NoC（Network on Chip）です。SoCがより速く、より複雑になるにつれ、構成部品間のインターコネクトに対する要求事項も厳しくなっています。これまでの単純なバスは、すでに高度にパケット化されたオンチップ・ネットワークに取って代わられています。あなたの車のトランスミッションと同じように、あなたがNoCインターコネクトについて毎日考えることはなくても、それはなくてはならないものなのです。

　以前からエンジニアリングチームが行っていることは、（1）自社開発のバスを設計する、（2）他の主要IPに付属しているバスを使用する、（3）専門サプライヤからオンチップ・インターコネクトを購入する、のいずれかです。最近ではチップがますます複雑になり、分化の必要があることから、3番目の選択肢が主流になりつつあります。

　市販IPの中にもさほど抵抗なく採用されるものがあります。例えば、エンジニアにプロセッサファミリーを変更してもらうのは大変ですが、USBサプライヤーを変えるくらいならどうってことはありません。ここでは、SoCの内部バスをそのタスクに特化して設計された真正ネットワークに置き換えようとしているわけです。大半のエンジニアたちは、自分たちが苦労して作ってきた設計が市販品に置き換えられるのでもない限り大して気にしにないでしょう。

　それでは、また数字に戻りましょう。

時間の節約

　節約できる時間を見積もることは容易ではありません。開発スケジュールは結局のところ流動的なことで知られているのですから。とはいえ、数々の実例と顧客からのフィードバックを参考にすれば、ある程度的確な数字を出すことができます。

　図3は、自社開発のバス／ネットワーク設計にかかる典型的なタイムラインを示しています。これを見ると、ほぼ1年近くかかってしまうことが分かります。この図にある通り、全工程はざっと3つに分かれます。最初の80日間をアーキテクチャ上の設計（あらゆるケースで自社開発バスの何がどのように機能すべきなのかを定義すること）に費やします。次の40日間は詳細なRTL（Register Transfer Language）の生成に、そして100日以上をPlace-and-Route（配置配線）、タイミングコンバージェンス、デバッグ、DFM（Design For Manufacturing＝製造容易性設計）を含めたいわゆる物理設計に費やしています。これらもまた、単なる当てずっぽうの数字ではなく、実際の顧客から寄せられたデータに基づいています。

図3：SoC開発プロジェクトの各ステージにおける相対的所要期間。バックエンドのレイアウトおよび、コンバージェンスで節約できる時間が全節約時間の大部分――数カ月間――を占める

　比較すると分かるように、市販NoCを使えばほぼ半分の時間で同じ結果を得られます。アーキテクチャ設計に要する時間がほとんどないに等しいところまで落ちているのは、設計者がイチからバスを開発することもなければ、分かりにくいコーナーケースや不測の条件を含めてすべてを検証する必要がないからです。RTL生成を行う中間フェーズは自社開発でも市販でも大差ありません。だが、市販NoCを使えば面倒なデータ入力作業がほとんどありません。最後に、市販NoCはすぐ使える状態にあるため、物理設計の所要期間は40日まで短縮されています。全体として、タイムラインは約12カ月から5カ月未満に短縮されています。この浮いた時間にはどれほどの価値があるのでしょう？

　さらに、これでエンジニアリングチームは骨の折れる面倒な作業を減らし、より価値を創造する仕事に集中することができます。急に時間の余裕ができて休暇を取れるようになる、ということではありません。エンジニアリングチームにはプロジェクトの中でも重要な部分が任されるようになるでしょうし、率直に言って、彼らにとってもそちらのほうが面白いでしょう。インターコネクトロジックはかなり専門的ですが、エラーが発生しやすい部分でもあります。「機能するか、壊れているか」なので、担当エンジニアはいても誰だか分からないか、スケープゴートにされるかのどちらかです。