高密度／低消費電力3D DRAMの実用化に前進 キオクシアが基盤技術を発表：メモリセル積層化によるコスト増を抑制

キオクシアは、高密度／低消費電力の3次元（3D）DRAMの実用化に向けた基盤技術として、高積層可能な酸化物半導体（InGaZnO）チャネルトランジスタを発表した。これによってAIサーバやIoT製品など幅広い用途で低消費電力化が実現する可能性がある。

[浅井涼，EE Times Japan]

　キオクシアは2025年12月12日、高密度／低消費電力の3次元（3D）DRAMの実用化に向けた基盤技術として、高積層可能な酸化物半導体（InGaZnO）チャネルトランジスタを開発したと発表した。これによってAIサーバやIoT製品など幅広い用途で低消費電力化が実現する可能性がある。

　同技術は、米国カリフォルニア州サンフランシスコで開催された電子素子に関する国際会議「International Electron Devices Meeting（IEDM） 2025」で発表された。

積層化によるコスト増とリフレッシュ電流の増加に対応

　AIの需要が高まる中、より大きいデータを処理できる大容量かつ低消費電力のDRAMの実現が期待されている。従来のDRAMではメモリセルの微細化が物理限界に近づいていることから、さらなる大容量化に向けてメモリセルを積層する3D DRAMの研究が進んでいる。しかし、メモリセルを積層する際、トランジスタのチャネル材料として従来のDRAMと同様の単結晶シリコン（Si）を用いると、製造コストが高くなるほか、メモリ容量に比例してリフレッシュ時の電力も増加するという課題があった。

　こうした課題に対してキオクシアは研究を行っていて、「IEDM 2024」では酸化物半導体の縦型トランジスタを用いたOCTRAM（Oxide-Semiconductor Channel Transistor DRAM）技術を発表していた。今回は、OCTRAMの3D化に向けて高積層可能な酸化物半導体チャネルトランジスタ技術を開発し、トランジスタを8層積層して動作することを確認した。

　この技術では、一般的なSi酸化膜とSi窒化膜を積層膜として用い、Si窒化膜領域を酸化物半導体にリプレースすることで、縦方向に一括で横型トランジスタを形成するプロセスを採用した。同時に、縦方向のピッチのスケーリングを可能にする3Dメモリセル構造も導入した（下図）

3D OCTRAMセル構造［クリックで拡大］ 出所：キオクシア

　これらの製造プロセスと構造によって、メモリセルの積層化におけるコストの課題を克服することが期待される。さらに、酸化物半導体の低いオフ電流という特徴によって、リフレッシュ電力の抑制も期待できる。

作製した酸化物半導体横型トランジスタの電気特性［クリックで拡大］ 出所：キオクシア

試作した8層の酸化物半導体横型トランジスタの断面TEM像［クリックで拡大］ 出所：キオクシア

　キオクシアは、今後も同技術を用いた3D DRAMの実用化に向けて研究開発を進めるとしている。