シリコンダイを積層する3次元集積化技術「SoIC」：福田昭のデバイス通信（338） TSMCが開発してきた最先端パッケージング技術（11）（1/2 ページ）

今回から、シリコンダイを3次元積層する技術「SoIC（System on Integrated Chips）」を解説する。

[福田昭，EE Times Japan]

3次元積層したシリコンダイを先進パッケージに組み込む

　高性能プロセッサとその関連技術に関する国際学会「Hot Chips」がことし（2021年）8月22日〜24日にオンラインで開催された。「Hot Chips」は高性能プロセッサの最新技術情報を入手できる貴重な機会として知られている。会期は3日間で、初日が「チュートリアル（Tutorials）」と呼ぶ技術講座、2日目と3日目が「カンファレンス（Conference）」と呼ぶ技術講演会となっており、講演会とは別にポスター発表の機会も用意される。オンライン開催となったことしは、あらかじめ録画されたビデオをプログラムに沿って公開する形式となった。参加登録者は開催後も一定の期間は、オンデマンドで講演を聴講できる。

　初日の「チュートリアル（Tutorials）」では、13件の講演が実施された。その中で「先進パッケージング技術」に関する講演「TSMC packaging technologies for chiplets and 3D（チップレットと3次元集積に向けたTSMCのパッケージング技術）」が極めて興味深かった。講演者はTSMCで研究開発担当バイスプレジデント（現在はシステム集積化手法開発担当バイスプレジデント）をつとめるDouglas Yu氏である。

　そこで本講演の概要を第328回から、シリーズでお届けしている。なお講演の内容だけでは説明が不十分なところがあるので、本シリーズでは読者の理解を助けるために、講演の内容を適宜、補足している。あらかじめご了承されたい。

講演「TSMC packaging technologies for chiplets and 3D（チップレットと3次元集積に向けたTSMCのパッケージング技術）」のアウトライン［クリックで拡大］ 出所：TSMC（Hot Chips 33の講演「TSMC packaging technologies for chiplets and 3D」のスライドから）

　前回までは、モバイル向けの低コスト高密度パッケージング技術「InFO（Integrated Fan-Out、インフォ）」と高性能コンピューティング（HPC）向けの広帯域高密度パッケージング技術「CoWoS（Chip on Wafer on Substrate、コワース）」の最新動向を解説してきた。今回からは、シリコンダイを3次元積層する技術「SoIC（System on Integrated Chips）」を説明する。

SoICはチップレットの高密度化技術

　まず始めに留意すべきは、「SoIC」はパッケージではないことだ。複数のシリコンダイを積み重ねて相互に接続する技術が「SoIC」であり、「CoWoS」や「InFO」などのパッケージング技術と組み合わせることが前提となる。パッケージというサブシステムを構成する要素技術の1つが、「SoIC」だと言える。シリコンダイを横に並べるのではなく、縦に積層することで実装密度と性能を高める。

「SoIC」を「CoWoS（CoWoS_S）」と組み合わせた高性能コンピューティング（HPC）向けパッケージの例。中央の図面は断面構造。インターポーザの中央に、SoIC技術によって2枚のシリコンダイを積層したASIC（チップレット）を配置した。下の写真は「SoIC」技術によるシリコンダイの接続部を顕微鏡で観察した画像［クリックで拡大］ 出所：TSMC（2020年12月に開催された国際学会IEDMのショートコース「Advanced 3D System Integration Technologies」のスライドから）

「SoIC」を「InFO（InFO PoP）」と組み合わせたモバイル向けパッケージの例。中央の図面は断面構造。下側が「SoIC」技術によって2枚のシリコンダイを積層したASIC（チップレット）とRDL（再配線層）の「InFO」、上側がPoP構造のDRAMパッケージ［クリックで拡大］ 出所：TSMC（2020年12月に開催された国際学会IEDMのショートコース「Advanced 3D System Integration Technologies」のスライドから）