チップレットと3次元集積が「ムーアの法則」を牽引：福田昭のデバイス通信（328） TSMCが開発してきた最先端パッケージング技術（1）

今回から、2021年8月にオンラインで開催された「Hot Chips」の技術講座より、「TSMC packaging technologies for chiplets and 3D（チップレットと3次元集積に向けたTSMCのパッケージング技術）」の講演内容を紹介する。

[福田昭，EE Times Japan]

シリコンダイの高密度接続から異種ダイの接続まで概観

　高性能プロセッサとその関連技術に関する国際学会「Hot Chips」がことし（2021年）8月22日〜24日にオンラインで開催された。「Hot Chips」は高性能プロセッサの最新技術情報を入手できる貴重な機会として知られている。会期は3日間で、初日が「チュートリアル（Tutorials）」と呼ぶ技術講座、2日目と3日目が「カンファレンス（Conference）」と呼ぶ技術講演会となっており、講演会とは別にポスター発表の機会も用意される。オンライン開催となったことしは、あらかじめ録画されたビデオをプログラムに沿って公開する形式となった。参加登録者は開催後も一定の期間は、オンデマンドで講演を聴講できる。

　初日の「チュートリアル（Tutorials）」では、午前に「機械学習」に関する8件の講演、午後に「先進パッケージング技術」に関する5件の講演が実施された。その中で午後の「先進パッケージング技術」に関する講演「TSMC packaging technologies for chiplets and 3D（チップレットと3次元集積に向けたTSMCのパッケージング技術）」が極めて興味深かった。講演者はTSMCで研究開発担当バイスプレジデントをつとめるDouglas Yu氏である。

　そこで本講演の概要を今回から、シリーズでお届けすることにする。なお講演の内容だけでは説明が不十分なところがあるので、本シリーズでは読者の理解を助けるために、講演の内容を適宜、補足している。あらかじめご了承されたい。

講演「TSMC packaging technologies for chiplets and 3D（チップレットと3次元集積に向けたTSMCのパッケージング技術）」のアウトライン［クリックで拡大］ 出所：TSMC（Hot Chips 33の講演「TSMC packaging technologies for chiplets and 3D」のスライドから）

　Yu氏の講演はタイトルのスライドから始まり、その次にアウトラインのスライドが示された。始めに半導体産業が転換点を迎えていることを簡単に説明し、次に本論であるTSMCの最先端パッケージング技術を述べる。具体的には「3D Fabric」と呼ぶ2.5／3次元（2.5／3D）の集積化技術と、システムのスケールアップとパッケージ内相互接続のスケールダウンについて解説する。

　それから第2の本論となる、異なる種類のデバイスを集積する新しいパッケージング技術を展望する。具体的には最先端の放熱技術と、シリコンフォトニクスの集積化技術を説明する。最後はまとめである。

フロントエンドとバックエンドの3次元集積

　TSMCが「3D Fabric」と呼ぶ2.5／3次元（2.5／3D）の集積化技術は、フロントエンド（FE 3D）とバックエンド（BE 3D）の2つの工程で構成する。フロントエンド（FE 3D）は、シリコンダイを積層して相互接続する工程である。「SoIC（System on Integrated Chips）」技術と呼ばれる。異なる製造技術世代のシリコンダイを積層接続する技術や、シリコンダイと別の半導体材料によるダイを同じ基板に搭載する技術などがある。

　バックエンド（BE 3D）は、複数のシリコンダイを高密度に相互接続するとともにパッケージ基板に接続する工程である。過去には、モバイル向けのパッケージング技術「InFO（Integrated Fan-Out）」と、高性能コンピューティング向けのパッケージング技術「CoWoS（Chip on Wafer on Substrate）」を開発してきた。いずれも豊富な量産実績を有する。

TSMCが開発してきた最先端パッケージング技術「3D Fabric」の概要。左がフロントエンド（SoIC）。右がバックエンド（InFOとCoWoS）［クリックで拡大］ 出所：TSMC（Hot Chips 33の講演「TSMC packaging technologies for chiplets and 3D」のスライドから）

　フロントエンドのSoICには、「CoW（Chip on Wafer）」と呼ぶシリコンウエハーにチップ（ダイ）を積層する技術と、「WoW（Wafer on Wafer）」と呼ぶシリコンウエハー同士を張り合わせ積層する技術がある。ここで注目すべきは、SoICは電気信号や電源系などを外部（パッケージの外部）に引き出す技術ではないことだ。バックエンドの3D Fabricあるいは従来のパッケージング技術と組み合わせることで、半導体パッケージとして完成させる。

　バックエンドの「InFO（Integrated Fan-Out）」は、シリコンダイの入出力電極を外部へ引き出す再配線層（RDL：Redistribution Layer）と外部電極（はんだバンプ）によって小さく高密度なパッケージを実現する。なおInFOの概要は本コラムの第112回で紹介した。隣接するシリコンダイを高密度に接続する「LSI（Local Silicon Interconnect）」と呼ぶバージョンも存在する。

　「CoWoS（Chip on Wafer on Substrate）」は、シリコンダイを近接して配置する高密度パッケージング技術である。微細な配線と電極を形成可能な中間基板（インターポーザ）に複数のシリコンダイを近接して搭載する。なおCoWoSの概要は本コラムの第106回で述べた。中間基板にはシリコンとRDLの2つのオプションがある。

（次回に続く）

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