「標準化を待てず」 HBMで変わるメモリ技術サイクル：独自アーキテクチャで先行（2/3 ページ）

[Gary Hilson，EE Times]

従来よりも短いメモリ技術サイクルが求められている

　HBMメーカーにとって課題となっているのは、GPUベンダー各社が新技術をリリースする頻度を年1回へと加速させているという点だ。これは、メモリ標準規格の一般的な更新サイクルよりもはるかにペースが速い。

　アドバンテストのシニアディレクター兼メモリプロダクトマーケティングマネジャーである横山仁氏は、米国EE Timesの取材に対し「従来のメモリ技術移行には4〜5年かかっていたが、HBM世代は今や2〜2年半ごとに進化を遂げ、イノベーションのペースを加速させている。データセンター／アクセラレーター向けのHBMは、急激な成長と技術進化を遂げている」と述べる。

　横山氏は「HBM用のウエハー製造は、DDR5などの既存のDRAMを超えるペースで急増している。従来のメモリ技術サイクルは4〜5年ごとに移行してきたが、HBMは今や2〜2年半ごとに世代交代している。このような急激な進化により、アドバンテストのような試験装置メーカーは、高速化する製品サイクルと複雑化の一途にある設計要件に遅れず付いていかなければならないという、大きな課題に直面している」と述べた。

カスタム実装の導入が増加している

　「試験要件もメーカーによって異なる。重要な課題の1つとして挙げられるのが、データ帯域幅やデバイス容量が増加することで、より高速な試験ソリューションや、熱放散のための高度な熱管理を開発する必要性が高まっているという点だ」（横山氏）

　HBM試験の複雑性がさらに増す要因となっているのが、高度なAI／SoC（System on Chip）ユースケースに向けたカスタム実装の導入が増加していることだ。

　HBM標準規格はこれまで、JEDECによって定義され、ベンダー各社はメモリコアと基本的なロジックウエハーの両方の製造を行ってきた。しかしHBM4では、SoCメーカーやハイパースケーラー企業が、カスタマイズされたHBM機能を必要とするようになり、最大性能を実現するために独自のAI ASICやカスタムSoCにマッチするよう機能を最適化している。

　横山氏は「こうした傾向を受け、より多くのロジック／コントローラーの機能がHBMのベースロジックダイに直接組み込まれるようになった。ベースロジックダイの製造は、TSMCのような、3nm／5nmの先進プロセスを適用するファウンドリーへと移行している。こうした先進プロセスには、より高度かつフレキシブルな試験工程が必要だ」と述べている。

　Marvell Technology（以下、Marvell）の製品マーケティング担当シニアディレクターを務めるKhurram Malik氏は「ロボットやセンサー、その他のIoTエッジデバイスによるデータの急激な増加によって、HBMの従来の直線的な開発が崩れている。JEDECが『HBM3』の仕様を公開してから3年をたたずして、既にHBM4Eが市場に登場している」と述べている。

　Marvellは、Micron、Samsung、SK hynixなど、主要なHBMベンダー全てとカスタムHBMコンピューティングアーキテクチャで提携している。Malik氏は「2024年後半に発表したこのアーキテクチャは、先進の2.5Dパッケージング技術とカスタムインタフェースを統合することで、AIアクセラレーター（xPU）向けに特別にカスタマイズされた（HBM）システムの設計を可能にする」と説明している。

　Malik氏によると、HBMメモリの帯域幅とIO数は世代を追うごとに倍増しており、パッケージはより高密度で複雑化しているという。HBM4や「HBM5」のような先進技術のI/O数は2000から4000に増加し、限られたスペースにこれらの高帯域幅接続を収容するには革新的なパッケージングが必要になるが、業界におけるコンセンサスの形成は困難である。

　Malik氏は「NVIDIAは製品開発サイクルを短縮して毎年新しいGPUをリリースするだけでなく、メモリ帯域幅と容量の倍増も目指している。しかし、JEDECの標準規格の策定には時間がかかるため、NVIDIAはカスタムソリューションを選択している」と説明した。