ボイドフリーで成膜可能、先端パッケージング用PECVD装置：膜厚は最大100μm

ラムリサーチは2025年10月に開催した記者説明会で、新しいプラズマ化学蒸着（PECVD）装置「VECTOR TEOS 3D」について説明した。先端パッケージング向けの装置で、反りが大きいウエハーにも厚さ60μm以上の絶縁体膜を成膜できる。これにより、ダイ間埋め込みの工程において、ボイドやクラックのない絶縁体膜を作成できるとする。

[村尾麻悠子，EE Times Japan]

ラムリサーチ　中村健嗣氏

　Lam Researchは2025年9月、先端パッケージ向けに、60μm以上の膜厚で成膜できるプラズマ化学蒸着（PECVD）装置「VECTOR TEOS 3D」を発売した。チップ／ダイの3次元（3D）積層や、チップレット集積などのヘテロジニアスインテグレーションに向け、ボイドやクラックのないダイ間ギャップフィルの成膜が可能になる。

　Lam Researchの日本法人ラムリサーチでリージョナル・プロセステクノロジーグループ・シニアディレクターを務める中村健嗣氏は、2025年10月23日に開催された記者説明会で「先端パッケージで生じる新たな課題に対応する装置」だと強調した。

　3D-ICやヘテロジニアスインテグレーションなどに代表される先端パッケージング技術は、AI半導体のさらなる高性能化に不可欠とされる。CPUとメモリの距離が近づき、処理速度の向上を実現できるものの、製造時に新たな課題も生まれている。チップを垂直方向に積層するので、プロセス中に生じる膜応力により、ウエハーに反りやゆがみが発生することだ。これにより、膜にひび割れやボイドが発生し、欠陥や歩留まり低下といった問題につながる。中村氏は「3D NAND型フラッシュメモリでも、DRAMを積層する広帯域メモリ（HBM）でも、3D積層技術を用いる半導体では、これが共通の課題になっている」と説明する。

左＝「VECTOR TEOS 3D」の外観。300mmウエハーに対応する／右＝先端パッケージングの一例［クリックで拡大］ 出所：Lam Research

　VECTOR TEOS 3Dは、ダイ間の埋め込み（ギャップフィル）工程に特化した最大60μm厚の絶縁体膜を、ナノスケールの精度で成膜できることが特徴だ。膜厚は100μmまで厚くできるという。「現時点では60〜100μmの膜厚があれば、高品質なギャップフィルが可能になると考えている」（中村氏）。さらに、独自のクランピング技術を適用することで、大きく反ったウエハーに対しても均一に成膜できる。これらの技術により、クラックやボイドのない絶縁膜を作ることが可能になる。

ギャップフィルにおいて60μmの絶縁体膜（SiO₂）を成膜した様子。これまでは、この膜にクラックやボイドが発生してしまっていた［クリックで拡大］ 出所：Lam Research

　VECTOR TEOS 3Dは、Lam ResearchのPECVD装置「VECTOR」シリーズの1種で、他のVECTORシリーズと同じプラットフォームをベースにしている。4つのステーションを備えていて並列処理ができるので、プロセスタイムを低減できる。VECTOR TEOS 3Dは、同社の従来装置である「VECTOR TEOS」に比べ、スループットを約70％向上させた。コストオブオーナーシップも最大20％改善できるとする。

　VECTOR TEOS 3Dは、先端ロジックと先端メモリの工場で既に導入されている。「1年以上の量産実績があり、その上で、絶縁体膜のボイドフリーやクラックフリーを達成できている」（中村氏）

　中村氏は「Lam Researchは半導体製造前工程向けの装置を手掛ける印象が強いかもしれないが、後工程向けでも多くの装置をそろえている」と続ける。銅めっき成膜装置「SABRE」シリーズや、深いシリコン貫通ビア（TSV）を加工できるエッチング装置「Syndion」シリーズなどだ。

Lam Researchの後工程向け製造装置の例［クリックで拡大］ 出所：Lam Research

　中村氏は、半導体業界がAIによって転換点を迎えていると述べる。メモリウォール問題（CPUの進化により、メモリへのアクセス速度が相対的に遅くなり、演算のボトルネックとなる問題）、消費電力と発熱、性能とコストの両立といった課題が、以前よりも顕著になり、これらを解決する手段の一つとして、先端パッケージングへの注目度が高まっているからだ。同氏は「AIの普及を加速させるためには、従来とは異なるアプローチが必要になる」と強調し、VECTOR TEOS 3Dはそうしたアプローチをサポートすると語った。